半导体器件的制作方法

2015年7月31日提交的日本专利申请No.2015-151553的包括说明书、附图和摘要在内的公开内容通过引用全部合并与此。

技术领域

本发明涉及半导体器件，特别是具有多个半导体芯片和在其上具有半导体芯片的布线板的半导体器件。

背景技术：

用于将多个半导体芯片或半导体封装体密封在一个封装体中的技术之一是SiP(封装硅(silicon in package))。例如，在SiP中，在其上具有多个半导体芯片的布线板被设置为半导体器件。在该情况中，布线板配备有面对着待安装在其上的半导体芯片的主表面(第一主表面)和面对着半导体器件被安装所在的用户的(消费者的)板的主表面(第二主表面)。第一主表面设置有待耦合至半导体芯片的多个外部端子(第一外部端子)并且第二表面设置有待耦合至用户的板的多个外部端子(第二外部端子)。布线板具有被夹在第一主表面与第二主表面之间的布线层，并且布线层中的金属布线电耦合在第一外部端子之间和/或第一外部端子与第二外部端子之间。

例如，经由金属布线在第一端子之间进行耦合使得能够实现在用户的板中的半导体芯片之间耦合的布线的省略并且由此能够实现用户的负担上的降低。另外，它使得能够实现加速。

谈到将半导体器件安装在用户的板上的技术，日本待审专利申请公开No.2006-128633和日本待审专利申请公开No.2009-4628描述了将具有球栅阵列(BGA)封装结构的半导体器件安装在作为用户的板的印刷板上的技术。

技术实现要素：

例如，安装在车辆中的用于控制的半导体器件要求具有许多高速接口电路，以便满足朝向电子车辆的趋势。在该情况中，当使用不同种类的接口电路时，它们以作为电源电压的不同电压分别操作。

在其中具有若干接口电路的半导体芯片中，这些接口电路例如沿着半导体芯片的一个侧边布置。沿着一个侧边布置的许多接口电路的电源电压和接口信号作为集合被耦合至布线板的第一外部端子并且它们经由布线层中的金属布线被耦合至彼此靠近布置的第二外部端子。通过这样的构造，接口信号和与其对应的电源电压作为集合被耦合至彼此靠近布置的第二外部端子并且被耦合至用户的板。

接口电路的数量是大的并且接口信号和与其对应的电源电压作为集合使用，使得在布线板中，一些接口电路不可避免地具有例如用于供应电源电压的长电源布线。换言之，在耦合至接口电路的电源电压的第一外部端子与待耦合至该第一外部端子的第二外部端子之间产生了在电源布线的长度上的增加。

电源布线的长度上的增加导致电感上的增加。在接口电路中，流过电源布线的操作电流例如根据待从电路输出或输入的接口信号而改变。特别地在高速接口电路中，较长电源布线和较大电感促进了噪音产生和/或电源电压上的降低，这很可能会引起故障。

另一问题和新颖的特征将从本文中的描述和附图中变得显而易见。

日本待审专利申请公开No.2006-128633和日本待审专利申请公开No.2009-4628描述了作为高速接口电路的差分电路，但是它们不包括关于在接口信号和电源电压作为集合布置时所发生的问题的描述和建议。

根据一个实施例的半导体器件装配有半导体芯片和布线板，半导体芯片包括主表面，布线板包括面对半导体芯片的主表面且具有比半导体芯片的主表面的面积大的面积的第一主表面。

上面描述的半导体芯片配备有以第一电源电压操作并输出第一信号的第一电路和以不同于第一电源电压的第二电源电压操作并输出第二信号的第二电路。它具有在其主表面上的多个凸块电极，多个凸块电极包括分别待供应有第一电源电压、第二电源电压、第一信号和第二信号的凸块电极。布线板配备有布线层、在将布线层夹在其间的状态下与第一主表面相对且具有比半导体芯片的主表面的面积大的面积的第二主表面、形成在第一主表面上的多个第一外部端子和经由布线层中的布线被耦合至第一外部端子且形成在第二主表面上的多个第二外部端子。半导体芯片被安装成使得其主表面以使得凸块电极分别被耦合至第一外部端子的方式面对第一主表面。

在从第二主表面观察的情况下，待供应有第一电源电压和第二电源电压的第二外部端子是与待供应有第一信号和第二信号的第二外部端子相比更靠近半导体芯片布置的第二外部端子。

待供应有第一电源电压和第二电源电压的第二外部端子在位置上与待供应有第一信号和第二信号的第二外部端子分开并且被布置在更靠近半导体芯片的位置处。这使得能够缩短供应第一电源电压和第二电源电压的布线并由此防止了电感上的增加。作为结果，可以减少故障的发生。

根据一个实施例，可以提供引起更少故障的半导体器件。

附图说明

图1是示出第一实施例的半导体器件的构造的示意性平面图；

图2是示出第一实施例的半导体器件的构造的示意性截面图；

图3是示出第一实施例的布线板的截面的截面图；

图4是示出第一实施例的半导体芯片的构造的平面图；

图5是示出第一实施例的半导体芯片的构造的框图；

图6A至图6D各示出第一实施例的电路的构造；

图7是第一实施例的布线板的平面图；

图8是示出第一实施例的布线板的详细构造的平面图；

图9是示出USB标准的接口电路的等效电路的电路图；

图10是接口电路的特性曲线图；

图11是接口电路的特性曲线图；

图12是第一实施例的布线板的平面图；

图13A和图13B分别是第二实施例的半导体器件的平面图和截面图；

图14是第二实施例的布线板的平面图。

具体实施方式

将基于一些附图具体地描述本发明的实施例。在用于描述实施例的所有附图中，相似的构件原则上将用相似的附图标记标识出并且原则上将省略重复描述。

(第一实施例)

<半导体器件的构造的概述>

图1是示出第一实施例的半导体器件SIP的构造的示意性平面图。图2是示出第一实施例的半导体器件SIP的构造的示意性截面图。首先，将参照图1和图2来描述第一实施例的半导体器件SIP的构造。

在图1中，CH和CH1至CH5代表半导体芯片，EL代表诸如电容器等的电子部件，并且SIP-B代表布线板。图2作为示例示出均示出在图1中的半导体芯片CH、CH1和CH5及电子部件EL中的一个截面。

半导体芯片CH和CH1至CH5各在其半导体衬底(芯片)上具有使用已知制造技术形成的各种电路块。半导体芯片在其主表面SAF(图2)上具有多个凸块电极(未示出)并且各种电路块具有至与其对应的凸块电极的电耦合。

布线板SIP-B配备有第一主表面SAF1、第二主表面SAF2和布线层。图2示出布线板SIP-B的第一主表面SAF1和第二主表面SAF2。半导体芯片CH和CH1至CH5以如下方式在布线板SIP-B上：使得半导体芯片CH和CH1至CH5的相应主表面SAF面对布线板SIP-B 的第一主表面SAF1。图2仅示出安装在布线板SIP-B上的半导体芯片CH、CH1和CH5，但是其他半导体芯片CH2至CH4也类似地在布线板SIP-B上。

布线板SIP-B在其第一主表面SAF1上具有多个第一外部端子(未示出)。这些第一外部端子和形成在半导体芯片CH和CH1至CH5的主表面上的凸块电极在其间具有用圆圈指示出的凸块BP和BP1至BP5，并且经由这些凸块BP和BP1至BP5，半导体芯片CH和CH1至CH5的凸块电极具有至布线板SIP-B的第一主表面SAF1上的第一外部端子的电耦合。在图2中，凸块BP在尺寸上不同于凸块BP1至BP5，但不用说它们可以具有相同尺寸。

虽然未示出，但布线板SIP-B在其第二主表面SAF2上具有多个第二外部端子。布线板SIP-B的第一主表面SAF1和第二主表面SAF2在其间具有布线层。虽然稍后参照图3描述的，但布线层包括多个金属布线层和绝缘布线层。通过由布线层中的金属布线层形成的线(金属线)，形成在第一主表面SAF1上的第一外部端子被彼此耦合，或者形成在第一主表面SAF1上的第一外部端子被耦合至形成在第二主表面SAF2上的第二外部端子。这意味着布线层中的金属布线电耦合在期望的第一外部端子之间或者在期望的第一外部端子与期望的第二外部端子之间。

在图2中，UR-B代表用户的板(在下文中可被称作“用户板”)。用户板UR-B配备有第一主表面SAFU1、第二主表面SAFU2和被夹在第一主表面SAFU1与第二主表面SAFU2之间的布线层。布线板SIP-B在用户板UR-B上，使得第二主表面SAF2面对用户板UR-B的第一主表面SAFU-1。用户板UR-B还在其第一主表面SAFU1上具有多个用户第一外部端子并且在第二表面SAFU2上具有多个用户第二外部端子，但这些外部端子未示出在图中。夹在第一主表面SAFU1与第二主表面SAFU2之间的布线层中的金属布线层电耦合在期望的用户第一外部端子之间或者在期望的用户第一外部端子与期望的用户第二外部端子之间。

形成在用户板UR-B的第一主表面SAFU1上的用户第一外部端子和形成在布线板SIP-B上的第二主表面SAF2上的第二外部端子具有分别经由图2中的圆圈指示出的多个凸块BG而在其间的电耦合。例如，半导体芯片CH的凸块电极因此被电耦合至用户板UR-B的第二主表面SAFU2上的用户第二外部端子。

在图1和图2中，电子部件EL意味着电容器。该电容器的端子BF具有至形成在布线板SIP-B的第一主表面SAF1上的第一外部端子的电耦合。虽然未强加特别限制，但图1和图2中示出的电容器(电子部件EL)意味着用于稳定电源电压的旁路电容器。

在图1中，设置在半导体芯片CH1至CH5中的每一个的主表面SAF与形成在布线板SIP-B的第一主表面上的第一外部端子之间的凸块作为示例分别用圆圈指示出。虽然图1中未示出，但是在形成在半导体芯片CH的主表面SAF上的凸块电极与形成在布线板SIP-B的第一主表面上的第一外部端子之间还有多个凸块。

图1和图2示出形成在半导体芯片的主表面SAF上的凸块电极与形成在布线板SIP-B的第一主表面SAF1上的第一外部端子之间的经由凸块的电耦合的示例，但是不仅凸块而是可以使用能够将它们电耦合的任何构件。类似地，对于布线板SIP-B的第二主表面SAF2上的第二外部端子与用户板URB的第一主表面SAFU1上的用户第一外部端子之间，不仅凸块而是可以使用能够将它们电耦合的任何构件。

在第一实施例中，虽然未强加特别限制，但半导体芯片CH在其中具有作为电路块的微处理器和多个高速接口电路。半导体芯片CH1至CH4在其中具有作为电路块的动态存储器，而半导体芯片CH5在其中具有作为电路块的电可重编程非易失性存储器(闪存存储器)。由于布线板SIP-B在其第一主表面SAF1上具有彼此平行布置的多个半导体芯片CH和CH1至CH5，所以布线板SIP-B的第一主表面SAF1的面积大于半导体芯片CH和CH1至CH5中的每一个的主表面的面积。布线板SIP-B的第二主表面SAF2和第一主表面SAF1平行于彼此延伸，使得布线板SIP-B的第二主表面SAF2的面积也大于半导体 芯片CH和CH1至CH5中的每一个的主表面的面积。

在图1中，用虚线围绕的区域DAR和用实线围绕的区域AAR示意性地示出布线板SIP-B中的布线的种类。布线板SIP-B的由区域DAR指示出的布线层中的布线被主要用于供应用于操作半导体芯片CH和CH1至CH5的数字电源电压和传送数字信号。布线板SIP-B的由区域AAR指示出的布线层中的布线另一方面主要用于供应用于操作半导体芯片CH中的高速接口电路的模拟电源电压和传送模拟信号。

在本说明书中，从上侧向下的视图将在图2中描述为上侧视图。当基于布线板SIP-B进行描述时，图2中的从上侧的布线板SIP-B的第一主表面SAF1的视图将被描述为从第一主表面侧(第一主表面)的视图。类似地，图2中的从下侧的布线板SIP-B的第二主表面SAF2的视图将被描述为从第二主表面侧(第二主表面)的视图。

图3是示出第一实施例的布线板SIP-B的截面的截面图。在图3中，TIS代表顶部绝缘膜，BIS代表底部绝缘膜，并且IS1至IS9各代表绝缘层。另外，ML1至ML10各代表金属布线层。这意味着布线板SIP-B配备有顶部绝缘膜TIS、底部绝缘膜BIS、金属布线层ML1至ML10和绝缘层IS1至IS9。金属布线层ML1至ML10和绝缘层IS1至IS9被夹在顶部绝缘膜TIS与底部绝缘膜BIS之间并且金属布线层ML1至ML10和绝缘层IS1至IS9交替地布置。换言之，金属布线层ML1至ML10与绝缘层IS1至IS9被一个接一个地堆叠起来。金属布线层ML1至ML10因此彼此电隔离。布线板SIP-B的第一主表面SAF1是在顶部绝缘膜TIS的一侧上，并且布线板SIP-B的第二主表面SAF2是在底部绝缘膜BIS的一侧上。

虽然图3中未示出，但是当形成在第一主表面SAF1上的第一外部端子彼此耦合时，在顶部绝缘膜TIS的期望位置做出开口部分并且形成将作为第一外部端子的电极。另外，在绝缘层IS1至IS9的期望层(单或多层)的期望位置设置开口部分，跟着用金属填充所得到的开口部分(多个)以将期望的金属布线层电耦合。因此形成用于第一 外部端子之间的电耦合的金属布线。类似地，当形成在第一主表面SAF1上的第一外部端子与形成在第二主表面SAF2上的第二外部端子彼此耦合时，在顶部绝缘膜TIS和底部绝缘膜BIS的期望位置设置开口部分并且形成将是第一外部端子和第二外部端子的电极。另外，在绝缘层IS1至IS9的期望层(单或多层)的期望位置设置开口部分，并接着用金属填充所得到的开口部分以形成期望的金属布线。这导致第一外部端子与第二外部端子之间的电耦合。

在图1中示出的区域DAR中，例如，第二金属布线层ML2和第四金属布线层ML4被主要用作用于传送数字信号的布线，而余下的金属布线层ML1、ML3和ML5至ML10被主要用作用于供应数字电源电压和接地电压的布线。在图1中示出的区域AAR中，另一方面，第二金属布线层ML2被主要用作用于传送高速接口信号的布线，并且余下的金属布线层ML1和ML3至ML10被主要用作用于供应模拟电源电压和接地电压的布线。

在第一实施例中，布线板SIP-B通过将三个堆积层堆叠在四层芯板的两个表面之上而形成。参照图3，四层芯板包括四个金属布线层ML4至ML7。金属布线层ML4是芯层顶部并且用作芯板的第一主表面，而与用作第一主表面的金属布线层ML4相对的金属布线层ML7是芯层底部并且用作芯板的第二主表面。芯板是具有被夹在用作第一主表面的金属布线层ML4(芯层顶部)与用作第二主表面的金属布线层ML7(芯层底部)之间的两个金属布线层ML5和ML6的四层芯板。

三个堆积层被堆叠在用作四层芯板的第一主表面的金属布线层ML4之上并且三个堆积层被堆叠在用作第二主表面的金属布线层ML7之上。图3示出作为金属布线层ML3至ML1被堆叠在芯板的第一主表面之上的三个堆积层和作为金属布线层ML8至ML10被堆叠在芯板的第二主表面之上的三个堆积层。

芯层和堆积层的加工精度取决于它们的制造步骤，但是一般情况下，堆积层用比芯层高的加工精度制造。另外，堆积层不需要厚且长的通孔。因此期望使用堆积层用于形成用于传送高速信号的高速信号 布线。虽然未限制，但该实施例具有用于使用作为堆积层的第二金属布线层ML2形成用于传送数字信号和高速接口信号的信号布线。

<半导体芯片的构造>

图4是示出第一实施例的半导体芯片的构造的平面图。在这里，配备有微处理器和接口电路的半导体芯片CH的平面图被示出在图4中。图4示出当从第二主表面SAF2观察时的半导体芯片CH的平面。换言之，示出了半导体芯片CH的主表面SAF上的焊盘电极的布置。

半导体芯片CH的主表面SAF具有四个侧边EU、ED、ER和EL。这意味着主表面SAF由四个侧边围绕。侧边EU和ED彼此平行地延伸并且侧边ER和EL彼此平行地延伸。侧边EU和ED正交于侧边ER和EL。

半导体芯片CH在其主表面SAF上具有多个焊盘电极并且它们二维地且规则地布置。在布置在主表面SAF上的焊盘电极之中，二维地且规则地布置在主表面SAF的中央的焊盘电极BD被用作待供应有数字电源电压和数字接地电压(GND)的焊盘电极。在该情况中，虽然未强加特别限制，但数字电源电压和数字接地电压被以Z字形的方式供应。沿着侧边EU、ED、ER和EL中的每一个布置的焊盘电极另一方面被用作用于发送或接收接口信号的焊盘电极和待供应有接口电路电源电压的焊盘电极。换言之，这些侧边和待供应有数字电源电压的焊盘电极BD在其间具有接口电路焊盘电极。为防止附图变复杂，九个焊盘电极BD被示出为待供应有数字电源电压的典型的焊盘电极。图4示出在半导体芯片CH的主表面SAF的中央的焊盘电极的布置示例。在焊盘电极BD之中，布置在中央的焊盘电极被特别地指示为M-BD。

半导体芯片CH配备有在种类上彼此不同的多个接口电路。例如，它配备有：从微处理器输出、输入或输入/输出控制信号的数字信号接口电路；待用于在微处理器与其他半导体芯片CH1至CH5之间发送或接收数据的数字信号接口电路；高速接口电路，和类似物。

虽然稍后将描述高速接口电路的构造的示例，但该接口电路配备 有差分电路。差分电路通过模拟电源电压操作。

在第一实施例的半导体芯片CH中，数字信号接口电路的凸块电极沿着侧边EU、EL中的每一个和侧边ER的一部分存在。另外，高速接口电路的凸块电极沿着侧边ED和侧边ER的一部分存在。在图4中，为了防止附图变复杂，数字信号接口电路的凸块电极未分别地示出，而是被示出为接口凸块电极区域DF。还有，高速接口电路的凸块电极被示出为接口凸块电极区域AF1至AF9。接口凸块电极区域DF和AF1至AF9各在其中具有与作为示例的接口凸块电极区域AF2对应的多个凸块电极。

在第一实施例中，半导体芯片CH具有作为高速接口电路的以下六个接口电路，但高速接口电路不特别地限于它们。具体地描述，它具有作为接口电路的通用串行总线(下文中可被称作“USB”)标准的接口电路和HDMI(高分辨率多媒体接口)标准的接口电路。另外，它具有作为接口电路的LVDS(低电压差分信令)技术的接口电路、eSATA(外部串行ATA)技术的接口电路、PCIe(PCI express)标准的接口电路和MIPI-CSI标准的接口电路。这些接口电路中的一些的数量不限于一个而是两个或更多个。对应于这些高速接口电路的凸块电极沿着侧边ED和侧边ER的一部分存在。

图4示出在接口凸块电极区域AF2中的对应于USB标准的接口电路的凸块电极的布置示例。图4示出在布置在接口凸块电极区域AF2中的凸块电极之中的凸块电极BD-A30、BD-T-、BD-T+和BD-R-、BD-R+。凸块电极BD-A30是待供应有模拟电源电压的模拟电源电压焊盘电极；凸块电极BD-T-、BD-T+是发送高速接口信号的信号凸块电极；和凸块电极BD-R-、BD-R+是接收高速接口信号的信号凸块电极。

余下的接口电路凸块电极(区域AF1和AF3至AF9)与USB标准的接口电路凸块电极(区域AF2)类似地包括待供应有模拟电源电压的模拟电源凸块电极和发送和/或接收高速接口信号的信号凸块电极。

以下描述将利用作为示例的USB标准的接口电路进行，从而接下来将首先描述USB标准的接口电路。

USB标准具有多个种类(代)。在第一实施例中，提供了三个USB标准的接口电路并且接口电路的数量对于每种是两个或更多个。具体地描述，它们是具有1.5Mbps/s和12Mbps/s的最大数据传输速率(第三数据传输速率)的USB 1.1标准的接口电路(第三电路)、具有480Mbps/s的最大数据传输速率(第一数据传输速率)的USB 2.0标准的接口电路(第一电路)和具有5Gbps/s的最大数据传输速率(第二数据传输速率)的USB 3.0标准的接口电路(第二电路)，并且提供了这些电路中的每一类中的多个。具有1.5Mbps/s的最大数据传输速率的USB标准也被称作“低速模式”(下文中可被称作“LS模式”)；具有12Mbps/s的最大数据传输速率的USB标准也被称作“全速模式”(下文中可被称作“FS模式”)；具有480Mbps/s的最大数据传输速率的USB标准也被称作“高速模式”(下文中可被称作“HS模式”)；及具有5Gbps/s的最大数据传输速率的USB标准也被称作“超速模式”(下文中可被称作“SS模式”)。

USB标准在上面描述的种类之中兼容。具体地描述，USB 3.0标准的接口电路可以在LS模式、FS模式和HS模式中的任一个中以最大数据传输速率传输数据，而USB 2.0标准的接口电路可以在LS模式或FS模式中的任一个中以最大数据传输速率传输数据。

USB标准的接口电路输出或输入差分信号作为高速接口信号。作为从接口电路输出或向接口电路输入的接口信号的差分信号之间的电位差取决于USB标准的种类而不同。差分信号之间的电位差在USB 1.1标准、USB 2.0标准和USB 3.0标准之中不同并且电位差在USB 1.1标准、USB 2.0标准和USB 3.0标准的顺序上变小。待供应至对作为接口信号的差分信号进行处理的接口电路的模拟电源电压相应地不同。

在第一实施例中，USB 1.1标准的接口电路被供应有例如3.3V的模拟电源电压(第三电源电压)；USB 2.0标准的接口电路被供应有 例如1.8V的模拟电源电压(第一电源电压)；和USB 3.0标准的接口电路被供应有例如0.8V的模拟电源电压(第二电源电压)。

虽然未强加特别限制，但图4中示出的接口凸块电极区域AF2在其中具有对应于USB 3.0标准的接口电路的凸块电极。模拟电源凸块电极BD-A30因此被供应有对应于USB 3.0标准的模拟电源(0.8V)。另外，信号凸块电极BD-T-、BD-T+、BD-T+(R+)和BD-R-、BD-R+在根据USB 3.0标准的SS模式中输出或输入最大数据传输速率的差分信号。

虽然未强加特别限制，但接口凸块电极区域AF2也在其中具有对应于USB 1.1标准的接口电路的凸块电极和与USB 2.0标准的接口电路对应的凸块电极。在该实施例中，与USB 2.0标准的接口电路对应的凸块电极和与USB 1.1标准的接口电路对应的凸块电极被部分地共同使用。这意味着凸块电极由用于USB 1.1的接口电路和用于USB 2.0的接口电路共享，而用于USB 1.1和USB 2.0的模拟电源凸块电极被单独地布置在接口凸块电极区域AF2中。

接下来，将描述半导体芯片CH中的构造。图5是示出第一实施例的半导体芯片CH的构造的框图。在图5中，CPU代表微处理器。微处理器CPU根据存储在该图中未示出的存储器中的程序来操作。在操作期间，通过例如经由数字接口电路、对应于数字接口电路的接口凸块电极区域DF(图4)中的凸块电极和布线层中的布线在半导体芯片CH1至CH5之中发送或接收数据来执行预定的处理。另外，微处理器CPU经由高速接口电路和对应于高速接口电路的接口凸块电极区域AF1至AF9(图4)中的凸块电极在半导体器件SIP与其外侧之间根据程序发送或接收信号。

半导体芯片CH除了微处理器之外还配备有各参照图4描述的对应于接口凸块电极区域DF的多个数字接口电路和对应于接口凸块电极区域AF1至AF的高速接口电路。图5省略了数字接口电路。作为高速接口电路的典型事例，图中仅示出了在图4中描述的对应于接口凸块电极区域AF2的高速接口电路。

布置在接口凸块电极区域AF2中的凸块电极对应于USB 3.0标准的接口电路。如上面所描述的，接口凸块电极区域AF2还在其中具有与USB 2.0标准的接口电路和USB 1.1标准的接口电路对应的凸块电极以便维持兼容性。在图5中，IF-U11代表USB 1.1标准的接口电路；IF-U20代表USB 2.0标准的接口电路；及IF-U30代表USB 3.0标准的接口电路。另外，在图5中，CC代表电容器及SW代表开关。开关SW和电容器CC在调节接口电路IF-U30的特性时使用。使用开关SW和电容器CC的调节将稍后描述，因而不在这里描述。

USB 3.0标准的接口电路IF-U30具有至模拟电源凸块电极BD-A30和信号凸块电极BD-T-、BD-T+、BD-R-和BD-R+的耦合。USB 2.0标准的接口电路IF-U20具有至模拟电源凸块电极BD-A20和信号凸块电极BD-I-和BD-I+的耦合。USB 1.1标准的接口电路IF-U11具有至模拟电源凸块电极BD-A11和信号凸块电极BD-I-和BD-I+的耦合。

接口电路IF-U30配备有利用被供应至模拟电源凸块电极BD-A30的模拟电源电压作为操作电压来操作的差分电路。当数据被从接口电路IF-U30发送至半导体芯片CH的外侧时，待例如从微处理器CPU发送的数据被供应至接口电路IF-U30。设置在接口电路IF-U30中并且以模拟电源电压操作的差分电路根据待发送的数据而形成成对的差分信号并且将它们输出至信号凸块电极BD-T-、BD-T+。输入到信号凸块电极BD-R-、BD-R+中的成对的差分信号另一方面被供应至设置在接口电路IF-U30中并且以模拟电源电压操作的差分电路、在差分电路中被放大并且作为接口电路IF-U30的输出被供应至例如微处理器CPU。在该情况中，输出自或输入至接口电路IF-U30的数据的最大数据传输速率变成符合USB 3.0标准的值。在图4和图5中，为了防止附图变复杂，信号凸块电极BD-T-、BD-T+被示出为单个凸块电极，但是它们是用于输出成对的差分信号的两个信号凸块电极。类似地，信号凸块电极BD-R-、BD-R+被示出为一个凸块电极，但是它们是用于输入成对的差分信号的两个信号凸块电极。

接口电路IF-U20也配备有利用被供应至模拟电源凸块电极BD-A20的模拟电源电压作为操作电压操作的差分电路。当数据被从接口电路IF-U20发送至半导体芯片CH的外侧时，待例如从微处理器CPU发送的数据被供应至接口电路IF-U20。设置在接口电路IF-U20中并且以模拟电源电压操作的差分电路根据待发送的数据而形成成对的差分信号并将它们输出至信号凸块电极BD-I-、BD-I+。输入至信号凸块电极BD-I-和BD-I+的成对的差分信号另一方面被供应至设置在接口电路IF-U20中并且以模拟电源电压操作的差分电路、在差分电路中被放大并且作为接口电路IF-U20的输出被供应至例如微处理器CPU。在该情况中，输出自或输入至接口电路IF-U20的数据的最大数据传输速率变成符合USB 2.0标准的值。

类似地，接口电路IF-U11也配备有利用被供应至模拟电源凸块电极BD-A11的模拟电源电压作为操作电压操作的差分电路。当数据被从接口电路IF-U11发送至半导体芯片CH的外侧时，待例如从微处理器CPU发送的数据被供应至接口电路IF-U11。设置在接口电路IF-U11中并且以模拟电源电压操作的差分电路根据待发送的数据而形成成对的差分信号并将它们输出至信号凸块电极BD-I-、BD-I+。输入至信号凸块电极BD-I-、BD-I+的成对的差分信号另一方面被供应至设置在接口电路IF-U11中并且以模拟电源电压操作的差分电路、在差分电路中被放大并且作为接口电路IF-U11的输出被供应至例如微处理器CPU。在该情况中，输出自或输入至接口电路IF-U11的数据的最大数据传输速率变成符合USB 1.1标准的值。

如上面所描述的，用于USB 3.0的模拟电源电压是0.8V、用于USB 2.0的是1.8V并且用于USB 1.1的是3.3V。这意味着基于这些标准(种类)对应于差分信号的分别不同的模拟电源电压被分别供应至模拟电源凸块电极BD-A30、BD-A20和BD-A11。在第一实施例中，接口电路IF-U20和IF-U11共享信号凸块电极BD-I-和BD-I+。例如，微处理器CPU确定信号凸块电极BD-I-和BD-I+被用于哪个，是接口电路IF-U20还是接口电路IF-U11。

图6A是示出用于第一实施例的接口电路IF-U30、IF-U20、IF-U11或类似物的差分电路的构造的框图。图6B是示出待用在微处理器CPU或类似物中的逻辑电路的构造的框图。图6C和图6D是示出差分电路的构造示例的框图。

微处理器CPU包括诸如NAND电路和OR电路等的逻辑电路。这些电路以数字电源电压操作。当使用图6B中示出的那个作为示例来描述逻辑电路时，逻辑电路LCKT被供应有数字接地电压Vsd和数字电源电压Vdd并且它以数字电源电压Vdd作为操作电压操作。根据图6B中示出的示例，逻辑电路LCKT在单相输入信号in1至inp之中执行逻辑操作并且操作结果被输出为out。数字电源电压Vdd经由参照图4所描述的凸块电极BD来供应。

差分电路另一方面如图6A中所示地操作。具体地描述，差分电路DCKT被供应有模拟接地电压Vsa和模拟电源电压Vda并且它以模拟电源电压Vda作为操作电压操作。差分电路DCKT操作、根据成对的差分信号(互补信号)in、/in(in的反相)上的差异形成输出信号out、/out(out的反相)并输出它们。

例如，如图6(C)中所示，差分电路DCKT配备有成对的差分晶体管(MOSFET)NT1和NT2、恒流电路Io和负载电路LD。模拟接地电压Vsa经由恒流电路Io被供应至差分晶体管NT1和NT2的源极，并且模拟电源电压Vda经由负载电路LD被供应至差分晶体管NT1和NT2中的每一个的漏极。根据成对的差分信号in、/in上的差异形成的信号out、/out被输出。伪差分电路是差分电路DCKT的另一示例。伪差分电路的构造示例被示出在图6D中。伪差分电路配备有被分别供应有模拟接地电压Vsa和模拟电源电压Vda并且以模拟电源电压Vda操作的成对的反相器电路IV1和IV2。成对的差分信号in、/in被供应至反相器IV1和IV2以形成示出差分改变的输出信号out、/out并且这些输出信号被输出。

例如，接口电路IF-U30、IF-U20和IF-U11各设置有图6A中示出的两个差分电路DCKT。关于作为示例的接口电路IF-U30，两个差 分电路中的一个的out、/out作为成对的差分信号被输出至信号凸块电极BD-T-、BD-T+。输入至信号凸块电极BD-R-、BD-R+的成对的差分信号作为差分信号in、/in被供应至另一个差分电路。

使用成对的差分信号作为接口信号使得能够实现基于信号之间的差异确定数据，并且作为结果可以获得高速接口电路。第一实施例中所使用的接口电路因此用作能够高速数据传输的高速接口电路。

因此，在本说明书中，操作差分电路的电源电压被称作“模拟电源电压”并且操作逻辑电路的电源电压被称作“数字电源电压”。

<布线板的构造>

接下来，将参照图7来描述布线板SIP-B的构造。图7是当从第二主表面SAF2的一侧观察布线板SIP-B时的第一实施例的布线板SIP-B的平面图。在该附图中，SIP-U、SIP-D、SIP-R和SIP-L是布线板SIP-B的侧边、也就是第一主表面SAF1和第二主表面SAF2的侧边。虽然未强加特别限制，但侧边SIP-U和SIP-D彼此平行地延伸并且侧边SIP-R和SIP-L彼此平行地延伸。侧边SIP-U和SIP-D与侧边SIP-R和SIP-L彼此正交。换言之，第一主表面SAF1和第二主表面SAF2具有围绕它们的侧边SIP-U、SIP-D、SIP-R和SIP-L。

如上面所描述的，布线板SIP-B在其第一主表面SAF1和第二主表面SAF2上分别具有第一外部端子和第二外部端子。在图7中，在形成在第一主表面SAF1上的第一外部端子之中，经由凸块被耦合至凸块电极BD、BD-A30、BD-A20、BD-A11、BD-T-、BD-T+、BD-R-、BD-R+、BD-I-、BD-I+和类似物(图4和图5)的第一外部端子用虚线圆圈指示出。由于图7中从第二主表面SAF2的一侧观察布线板SIP-B，所以用虚线圆圈指示出的第一外部端子是透过布线板SIP-B观察到的。

在图7中，用点划线指示出的区域SAF1-SB是第一主表面SAF1的区域，并且半导体芯片CH被安装在布线板SIP-B上使得在该区域SAF1-SB中，第一主表面SAF1和半导体芯片CH的主表面SAF彼此面对。接着，形成在用点划线指示出的区域SAF1-SB中的第一外部 端子(虚线圆圈)被电耦合至形成在半导体芯片CH的主表面SAF上的与其对应的凸块电极。换言之，区域SAF1-SB可以被视为示出了布线板SIP-B的第一主表面SAF1的在其上安装半导体芯片CH的位置。

半导体芯片CH被安装成使得半导体芯片CH的侧边EU(图4)和布线板SIP-B的侧边SIP-U彼此面对，并且半导体芯片CH的侧边ED(图4)和布线板SIP-B的侧边SIP-D彼此面对。另外，它被安装成使得半导体芯片CH的侧边ER(图4)和布线板SIP-B的侧边SIP-R彼此面对，并且半导体芯片CH的侧边EL(图4)和布线板SIP-B的侧边SIP-L彼此面对。

用点划线指示出的区域SAF1-SB在其中具有多个二维地(平面地)且规则地布置的第一外部端子。在图7中，布置在区域SAF1-SB中的第一外部端子被示出为用虚线空白圆圈指示出的第一外部端子SB-1、用填充有点的虚线圆圈指示出的第一外部端子SB1-A1至SB1-An和用填充有右下斜线的虚线圆圈指示出的第一外部端子SB1-I1至SB1-In。第一外部端子SB1-A1至SB1-An是模拟电源电压第一外部端子，并且第一外部端子SB1-I1至SB1-In是信号第一外部端子。第一外部端子SB1被绘制用于示出区域SAF1-SB具有在其中的多个第一外部端子。

如上面在图4中所描述的，半导体芯片CH沿着其主表面SAF的侧边ER的一部分和侧边ED具有对应于高速接口电路的凸块电极。这意味着沿着侧边ER的一部分和侧边ED并且邻近各侧边存在信号凸块电极(图4的示例中的BD-T-、BD-T+、BD-R-和BD-R+)和高速接口电路的模拟电源凸块电极(图4的示例中的BD-A30)。虽然未强加特别限制，但信号凸块电极比模拟电源凸块电极更靠近侧边布置。

区域SAF1-SB沿着其对应于半导体芯片CH的侧边ED的底部侧边具有信号第一外部端子SB1-I1至SB1-In并且沿着区域SAF1-SB的底部侧边具有模拟电源电压第一外部端子SB1-A1至SB1-An，以便将 信号第一外部端子SB1-I1至SB1-In夹在它们之间。当半导体芯片CH被安装在布线板SIP-B上时，这些信号第一外部端子SB1-I1至SB1-In经由凸块被耦合至沿着半导体芯片CH的侧边ER的一部分和侧边ED布置的信号凸块电极(例如，BD-T-、BD-T+、BD-R-和BD-R+)。类似地，模拟电源电压第一外部端子SB1-A1至SB1-An经由凸块被耦合至沿着半导体芯片CH的侧边ER的一部分和侧边ED布置的模拟电源凸块电极(例如，BD-A30)。作为示例示出的第一外部端子SB-1中的一些被耦合至图4中示出的凸块电极BD。数字电源电压经由第一外部端子SB-1被供应至图4的凸块电极BD。

布线板SIP-B在其第二主表面SAF2上具有多个二维地布置的第二外部端子。在图7中，这些第二外部端子通过功能分类并且通过各用实线围绕的区域示出。在图7中，DF-SB代表在其中具有对应于数字信号接口电路的第二外部端子的第二外部端子区域。在图7中，US2-SB、US3-SB1、US3-SB2、PC-SB、ES—SB、HD-SB1、HD-SB2、LV-SB和CS-SB分别代表在其中具有高速接口电路的信号第二外部端子的第二外部端子区域。高速接口电路的信号第二外部端子用填充有平行水平线的圆圈指示出。为了示出对应于高速接口电路的第二外部端子区域US2-SB、US3-SB1、US3-SB2、PC-SB、ES-SB、HD-SB1、HD-SB2、LV-SB和CS-SB各在其中配备有多个第二外部端子，在图7中绘制了各在其中具有两个信号第二外部端子SB2-I的区域。不用说第二外部端子区域中的信号第二外部端子的数量取决于接口电路的种类而变化。

置于第二外部端子区域DF-SB中的信号第二外部端子(未示出)对应于图4中示出的接口凸块电极区域DF中的凸块电极。第二外部端子区域US2-SB、US3-SB1、US3-SB2、PC-SB、ES―SB、HD-SB1、HD-SB2、LV-SB和CS-SB中的第二外部端子SB2-I分别对应于图4中示出的接口凸块电极区域AF-1至AF-9中的信号凸块电极。第二外部端子区域DF-SB、US2-SB、US3-SB1、US3-SB2、PC-SB、ES―SB、HD-SB1、HD-SB2、LV-SB和CS-SB中的信号第二外部端子SB2-I 经由布线板SIP-B中的金属布线被电耦合至布置在区域SAF1-SB中的第一外部端子并且经由第一外部端子被电耦合至相应的凸块电极。

图7示出布置在第二外部端子区域US3-SB1中的第二外部端子SB2-I1和SB2-I2的分别经由金属布线LL2至第一外部端子SB1-I1和SB1-I2的电耦合示例。这些外部端子SB1-I1和SB1-I2具有通过凸块的至相应凸块电极的耦合。布置在其他第二外部端子区域中的第二外部端子SB2-I也经由布置在布线板SIP-B中的适当的金属布线被电耦合至布置在区域SAF1-SB中的信号第一外部端子，并且这些信号第一外部端子被耦合至相应的凸块电极。

接口凸块电极区域AF-2在其中具有USB 3.0标准的接口电路的信号凸块电极。布置在对应于接口凸块电极区域AF-2的第二外部端子区域US3-SB1中的第二外部端子用作USB 3.0标准的接口电路的信号第二外部端子。这意味着第二外部端子区域S3-SB1中的第二外部端子SB2-I1和SB2-I2对应于USB 3.0标准的接口电路的信号凸块电极。当半导体芯片CH被安装在布线板SIP-B上时，例如，信号凸块电极BD-T-、BD-T+或BD-R-、BD-R+经由凸块被耦合至第一外部端子SB1-I1，并且信号凸块电极BD-I-或BD-I+经由凸块被耦合至第一外部端子SB1-I2。作为结果，USB 3.0标准的接口电路的输出、输入或输入/输出被耦合至布置在第二外部端子区域US3-SB1中的第二外部端子SB2-I1和SB2-I2。

虽然未强加特别限制，但第二外部端子区域US2-SB中的第二外部端子SB2-I对应于USB 2.0标准的接口电路和USB 1.1标准的接口电路的信号凸块电极。第二外部端子区域US3-SB2中的第二外部端子SB2-I对应于USB 3.0标准的接口电路的信号凸块电极，并且第二外部端子区域PC-SB中的第二外部端子SB2-I对应于PCIe标准的接口电路的信号凸块电极。第二外部端子区域ES—SB中的第二外部端子对应于eSATA技术的接口电路的信号凸块电极，并且第二外部端子区域HD-SB1和HD-SB2中的第二外部端子对应于HDMI标准的接口电路的信号凸块电极。此外，第二外部端子区域LV-SB中的第二 外部端子SB-2I对应于LVDS技术的接口电路的信号凸块电极，并且第二外部端子区域CS-SB中的第二外部端子SB2-I对应于MIPI-CSI标准的接口电路的信号凸块电极。

布置在这些第二外部端子区域中的信号第二外部端子SB2-I与第二外部端子区域US3-SB1中的第二外部端子SB2-I1和SB2-I2类似地经由布线板SIP-B中的金属布线被电耦合至区域SAF1-SB中的信号第一外部端子(例如，SB1-I3至SB1-In)。由于半导体芯片CH被安装在布线板SIP-B上并且布置在区域SAF1-SB中的第一外部端子经由凸块被耦合至半导体芯片CH的凸块电极，所以第二外部端子区域中的每一个中的第二外部端子SB2-I被耦合至相应的接口电路的输出或输入。布置在第二外部端子区域DF中的第二外部端子也被耦合至半导体芯片CH中的相应的接口电路。

在第一实施例中，用于输出或输入高速接口电路的信号的第二外部端子SB2-I沿着并邻近布线板SIP-B的侧边SIP-R的一部分和侧边SIP-D布置。这使得用户能够在用户板UR-B(图2)中接收或发送来自半导体器件SIP的接口电路的信号。特别地，高速接口电路可以在使用相对短的布线的情况下发送或接收具有高数据传输速率的信号。

在图7中，REF-SB1、REF-SB2和REF-SB3分别代表在其中具有用于待供应有来自半导体器件SIP的外侧的参考电压或参考信号的参考信号的第二外部端子SB2-R的第二外部端子区域。在图7中，用于参考信号的第二外部端子SB2-R用空白圆圈指示出。用于参考信号的该第二外部端子SB2-R还具有经由布线板中的适当的金属布线层至区域SAF1-SB中的第一外部端子的耦合。当半导体芯片CH被安装在布线板SIP-B中时，它接收被供应至第二外部端子SB2-R的参考信号并使用它们作为用于操作的参考。

在图7中，VA-SB是在其中具有用于操作高速接口电路的模拟电源电压第二外部端子(SB2-A1至SB2-An)和待供应有模拟接地电压Vsa(图6)的模拟接地电压第二外部端子的第二外部端子区域。为了防止附图变复杂，在图7中，仅示出模拟电源电压第二外部端子。模 拟接地电压Vsa可以与数字接地电压Vsd共同使用。

模拟电源电压第二外部端子SB2-A1至SB2-An具有经由布线板SIP-B中的适当的金属布线至区域SAF1-SB中的第一外部端子SB1-A1至SB1-An的电耦合。图7示例性地示出在模拟电源电压第二外部端子SB2-A1、SB2-A2和SB2-A3与布置在区域SAF1-SB中的模拟电源电压第一外部端子SB1-A1、SB1-A2和SB1-A3之间的经由布线板SIP-B中的金属布线LL1的相应的电耦合。余下的模拟电源电压第二外部端子SB2-A4至SB2-An也具有经由布线板SIP-B中的金属布线至模拟电源电压第一外部端子SB1-A1至SB1-An的电耦合。

当半导体芯片CH被安装在区域SAF1-SB中时，模拟电源电压第一外部端子SB1-A1至SB1-An经由凸块被电耦合至半导体芯片CH中的高速接口电路的模拟电源电压凸块电极。以下是参照图5和图7描述的一个示例。模拟电源电压第一外部端子SB1-A1被耦合至图5中示出的凸块电极BD-A11、模拟电源电压第一外部端子SB1-A2被耦合至图5中示出的凸块电极BD-A20并且模拟电源电压第一外部端子SB1-A3被耦合至图5中的凸块电极BD-A30。

因此，在第一实施例中，高速接口电路(例如，图5中示出的IF-U11、IF-U20和IF-U30)的信号所至的信号第二外部端子(第二外部端子区域US3-SB2中的第二外部端子SB2-I1和SB2-I2)在布线板SIP-B的第二主表面SAF2上与待供应有用于操作这些接口电路(IF-U11、IF-U20和IF-U30)的模拟电源电压的模拟电源电压第二外部端子(SB2-A1至SB2-A3)物理上分开。换言之，高速接口电路的信号第二外部端子和供应用于操作高速接口电路的电源电压的模拟电源电压第二外部端子不作为集合彼此靠近地布置在布线板SIP-B的第二主表面SAF2上，而是彼此分开。

此外，半导体芯片CH被安装成以便面对区域SAF1-SB。当半导体芯片CH在布线板SIP-B上并且从第二主表面SAF2的一侧观察布线板SIP-B时，在其中具有模拟电源电压第二外部端子SB2-A1至SB2-An的第二外部端子区域VA-SB比在其中具有信号第二外部端子 SB-I的第二外部端子区域更靠近半导体芯片CH布置。在其中具有信号第二外部端子SB-I的第二外部端子区域意味着US2-SB、US3-SB1、US3-SB2、PC-SB、ES―SB、HD-SB1、HD-SB2、LV-SB和CS-SB。

将使用例如第二外部端子区域US3-SB1作为示例来进行描述。当从第二主表面SAF2的一侧观察安装在布线板SIP-B上的半导体芯片CHP时，模拟电源电压第二外部端子SB2-A1至SB2-A3是比信号第二外部端子SB2-I1和SB2-I2更靠近半导体芯片CH的第二外部端子。

因此，通过使模拟电源电压第二外部端子SB2-A1至SB2-A3靠近半导体芯片CH，用于模拟电源电压第一外部端子SB1-A1至SB1-A3与模拟电源电压第二外部端子SB2-A1至SB2-A3之间的耦合的金属布线(LL1)可以做得比用于信号第一外部端子SB1-I1和SB1-I2与信号第二外部端子SB2-I1和SB2-I2之间的耦合的金属布线(LL2)短。这使得能够实现用于供应模拟电源电压的布线(LL1)的电感上的减小并且作为结果可以减少故障的产生。虽然用于传送信号的布线(LL2)变得比用于供应模拟电源电压的布线长，但待传送的信号之间的较少延迟使得能够抑制故障的产生。在该情况中，信号第二外部端子SB2-I沿着半导体器件SIP的外围布置，便于器件的处理。

为了防止附图变复杂，图7中仅示出为了描述的方便所必要的第二外部端子，但是应该理解的是布线板SIP-B在其主表面SAF2上具有多个第二外部端子以及上面所描述的第二外部端子。另外，图7为了描述的方便简单地示出了布置在第二外部端子区域中的每一个中的第二外部端子组的单列(单排)，但列或排的数量不限于此。

<布线板的详细构造>

图8是示出第一实施例的布线板SIP-B的详细构造。图8是从第二主表面SAF2的一侧观察到的布线板SIP-B的平面图。图8详细地示出图7的平面图中示出的第二外部端子区域US3-SB1、US3-SB2和VA-S并且它省略了其他第二外部端子区域。图8中用点划线围绕的区域SAF2-SB是第二主表面SAF2的当从第二主表面SAF2的一侧观 察安装在图7中示出的区域SAF1-SB上的半导体芯片CH时与半导体芯片CH重叠的区域。

在图8中，圆圈代表形成在布线板SIP-B上的第二外部端子SB2。虽然未强加特别限制，但第二主表面SAF2在第一实施例中被分组成三个区域。具体地描述，第二主表面SAF2配备有区域SAF2-SB、围绕区域SAF2-SB并且在其中没有第二外部端子SB的空白区域N-SB和围绕空白区域N-SB并且在其中具有多个第二外部端子SB2的第二外部端子组区域。第二外部端子组区域可以被视作在其中具有布置在空白区域N-SB与布线板SIP-B的侧边SIP-U、SIP-D、SIP-R和SIP-L之间的多个第二外部端子SB2的区域。

在形成在第二外部端子组区域中的第二外部端子之中的预定第二外部电极用作布置在参照图7所描述的第二外部端子区域中的每一个中的第二外部端子。

二维地(平面地)布置在区域SAF2-SB中的第二外部端子SB2具有经由布线板SIP-B中的金属布线至布置在图7中示出的区域SAF1-SB中并且同时在区域SAF1-SB的中央部分处的第一外部端子SB1的电耦合。当半导体器件SIP被安装在用户板UR-B上时，数字电源电压被从用户板UR-B供应至布置在区域SAF2-SB中的第二外部端子SB2。数字电源电压当参照作为示例的图6描述时包括电源电压Vdd和数字接地电压Vsd两者。数字电源电压接着被供应至布置在安装于布线板SIP-B上的半导体芯片CH的主表面SAF的中央部分处的凸块电极BD。因此，数字电源电压的至半导体芯片CH中的电路块的供应可以通过多个第二外部端子SB2、多个第一外部端子SB1和多个凸块电极BD获得。作为结果，可以稳定地操作半导体芯片CH。

稍后将在第二实施例中描述空白区域N-SB，所以这里不描述。

图8中由虚线VA-SB围绕的区域对应于图7中的第二外部端子区域VA-SB。布置在虚线VA-SB内的第二外部端子被用作用于将模拟电源电压供应至上面描述的多个高速接口电路的第二外部端子。在这里，将使用USB 3.0标准、USB 2.0标准和USB 1.1标准的接口电 路作为示例来描述高速接口电路。图8清楚地示出用于将模拟电源电压供应至USB 3.0标准、USB 2.0标准和USB 1.1标准的两个通道的接口电路的第二外部端子。

具体地描述，用具有右上斜线的圆圈指示出的第二外部端子SB2-A301和SB2-A302是用于将模拟电源电压供应至USB 3.0标准的接口电路的模拟电源电压第二外部端子。用具有右下斜线的圆圈指示出的第二外部端子SB2-A201和SB2-A202是用于将模拟电源电压供应至USB 2.0标准的接口电路的模拟电源电压第二外部端子。用具有点的圆圈指示出的第二外部端子SB2-A111和SB2-A112是用于将模拟电源电压供应至USB 1.1标准的接口电路的模拟电源电压第二外部端子。包括第一通道的接口电路通过模拟电源电压第二外部端子SB2-A301、SB2-A201和SB2-A111被供应有模拟电源电压，而包括第二通道的接口电路通过模拟电源电压第二外部端子SB2-A302、SB2-A202和SB2-A112被供应有模拟电源电压。

在图8中，第二外部端子区域US3-SB1在其中具有包括第一通道的USB 3.0标准、USB 2.0标准和USB 1.1标准的接口电路的信号第二外部端子。这意味着第二外部端子区域US3-SB1在其中具有保持与USB 2.0标准和USB 1.1标准兼容的USB 3.0标准的接口电路的信号第二外部端子。模拟电源电压被从上面描述的模拟电源电压第二外部端子SB2-A301、SB2-A201和SB2-A111供应至对应于布置在第二外部端子区域US3-SB1中的信号第二外部端子的第一通道接口电路。

在布置于第二外部端子区域US3-SB1中的第二外部端子SB2之中，用具有右上粗斜线的圆圈指示出的第二外部端子SB2-C-1、SB2-C+1、SB2-T-1、SB2-T+1、SB2-R-1和SB2-R+1是USB 3.0标准的接口电路的信号被输入或输出所至或所来自的第二外部端子。用具有右下粗斜线的圆圈指示出的第二外部端子SB2-I-1和SB2-I+1是USB 2.0标准的接口电路和USB 1.1标准的接口电路的信号被输入或输出所至或所来自的第二外部端子。

接下来，将描述各示出在图5中的USB 3.0标准的接口电路 IF-U30、USB 2.0标准的接口电路IF-U20和USB 1.1标准的接口电路IF-U11之间的关系。

模拟电源电压第二外部端子SB2-A301被耦合至凸块电极BD-A30，模拟电源电压第二外部端子SB2-A201被耦合至凸块电极BD-A20，并且模拟电源电压第二外部端子SB2-A111被耦合至凸块电极BD-A11。第二外部端子SB2-C-1、SB2-C+1、SB2-T-1、SB2-T+1、SB2-R-1和SB2-R+1被耦合至接口电路IF-U30。为便于附图的理解，从图5中省略了凸块电极BD-C-(BD-C+)，但是第二外部端子SB2-T-1(SB2-R-1)、SB2-T+1(SB2-R+1)和SB2-C-1(SB2-C+1)被耦合至凸块电极BD-T-(BD-R-)、BD-T+(BD-R+)和BD-C-(BD-C+)，并且这些信号第二外部端子由此被耦合至接口电路IF-U30。

当接口电路IF-U30发送数据时，成对的差分信号根据待发送的数据而形成并且接着被供应至凸块电极BD-T-、BD-T+。根据待发送的数据的成对的差分信号因此凭借第二外部端子SB2-T-1、SB2-T+1从半导体器件SIP被输出。与此相反，从半导体器件的外侧供应的成对的差分信号被供应至第二外部端子SB2-R-1、SB2-R+并接着经由凸块电极BD-R-、BD-R+被供应至接口电路IF-U30。用于操作接口电路IF-U30的模拟电源电压此时因此经由对应于接口电路IF-U30的模拟电源电压第二外部端子SB2-A301被供应。

第二外部端子SB2-I-1、SB2-I+1被耦合至凸块电极BD-I-、BD-I+。

当接口电路IF-U20发送数据时，成对的差分信号根据待发送的数据而形成并接着被供应至凸块电极BD-I-、BD-I+。根据待发送的数据的成对的差分信号因此凭借第二外部端子SB2-I-1、SB2-I+1从半导体器件SIP被输出。与此相反，从半导体器件的外侧供应的成对的差分信号被供应至第二外部端子SB2-I-1、SB-I+1并接着经由凸块电极BD-I-和BD-I+被供应至接口电路IF-U20。用于操作接口电路IF-U20的模拟供电电压此时因此经由对应于接口电路IF-U20的模拟电源电压第二外部端子SB2-A201被供应。

类似地，当接口电路IF-U11发送数据时，成对的差分信号根据 待发送的数据而形成并接着被供应至凸块电极BD-I-、BD-I+。根据待发送的数据的成对的差分信号因此凭借第二外部端子SB2-I-1、SB2-I+1从半导体器件SIP被输出。与此相反，从半导体器件的外侧供应的成对的差分信号被供应至第二外部端子SB2-I-1、SB2-I+1并接着经由凸块电极BD-I-、BD-I+1被供应至接口电路IF-U11。用于操作接口电路IF-U11的模拟电源电压此时因此经由对应于接口电路IF-U11的模拟电源电压第二外部端子SB2-A111被供应。

在第一实施例中，半导体芯片CH配备有具有与图5中示出的接口电路IF-U30、IF-U20和IF-U11的构造类似的构造的三个接口电路IF-U302、IF-U202和IF-U112、与电容器CC类似的电容器CC2和与开关SW类似的开关SW2。这三个接口电路、电容器和开关的构造和耦合与图5中示出的类似。半导体芯片具有与图5中示出的那些凸块电极类似的凸块电极并且这些凸块电极具有与图5的耦合类似的至接口电路IF-U302、IF-U202和IF-U112的耦合。因此，形成了具有这样的构造的第二通道接口电路。

虽然第一实施例中未强加特别限制，但第二通道接口电路的信号第二外部端子是在第二外部端子区域US3-SB2中。在布置在第二外部端子区域US3-SB2中的第二外部端子SB2之中，用具有右上粗斜线的圆圈指示出的第二外部端子SB2-R-2、SB2-R+2、SB2-T-2、SB2-T+2、SB2-C-2和SB2-C+2是USB 3.0标准的接口电路IF-U302的信号第二外部端子；及用具有右下粗斜线的圆圈指示出的第二外部端子SB2-I-2和SB2-I+2是USB 2.0标准的接口电路IF-U202和USB 1.1标准的接口电路IF-112的信号第二外部端子。它们的构造和操作与第一通道接口电路的类似，从而在这里省略对它们的描述。同样在该情况中，对于这些USB标准适当的模拟电源电压经由被布置在第二外部端子区域VA-SB中的模拟电源电压第二外部端子SB2-A302、SB2-A202和SB2-A112被供应至第二通道接口电路。

在第一实施例中，半导体芯片CH被安装成使得其主表面面对第一主表面的与区域SAF2-SB相对的区域(SAF1-SB)。在其中具有模 拟电源电压第二外部端子(SB2-A301、SB2-A302、SB2-A201、SB2-A202、SB2-A111和SB2-A112)的第二外部端子区域以其间具有单排的第二外部端子SB和空白区域N-SB的状态与区域SAF2-SB连续。在图8中示出的示例中，另一方面，在其中具有信号第二外部端子的第二外部端子区域US3-SB1和US3-SB2在这些区域与区域SAF2-SB之间具有六列的第二外部端子SB2和空白区域N-SB。这意味着当半导体芯片CH被安装在布线板SIP-B上并且从第二主表面SAF2的一侧观察布线板SIP-B时，模拟电源电压第二外部端子比信号第二外部端子更靠近半导体芯片CH布置。这使得能够缩短用于供应模拟电源电压的布线并由此减小电感。

在第一实施例中，如图8中所示，当从第二主表面SAF2观察时，模拟电源电压第二外部端子SB2-A201比信号第二外部端子SB2-C-1(C+1)、SB2-T-1(R-1)、SB2-T+1(R+1)和SB2-I-1、SB2-I+1中的任一个更靠近模拟电源电压第二外部端子SB2-A301和SB2-A111布置。这意味着在布线板SIP-B中，多个模拟电源电压第二外部端子与信号第二外部端子分开。它们被彼此靠近地分组并且被视作模拟电源电压第二外部端子区域。类似地，信号第二外部端子(例如，SB2-I-)比模拟电源电压第二外部端子中的任一个更靠近其他信号第二外部端子布置。这意味着在布线板SIP-B中，多个信号第二外部端子与模拟电源电压第二外部端子分开。它们被彼此靠近地分组并且被视作信号第二外部端子区域。

在图8中，作为高速接口电路的示例，已描述了USB标准的接口电路，但是高速接口电路不限于它们。在上面描述的各种接口电路中，比接口电路的信号第二外部端子更靠近半导体芯片CH布置的第二外部端子被用作模拟电源第二外部端子。这使得能够减小用于给接口电路供应模拟电源电压的布线的阻抗并由此减少了接口电路中的每一个中的故障。

<USB标准的接口电路>

本发明人已进一步研究了上面描述的数个高速接口电路之中的 USB标准的接口电路。接下来将描述由本发明人进行的研究。

图9是示出当在其中具有USB标准的接口电路的半导体芯片CH被安装在布线板SIP-B上时的接口电路的等效电路的电路图。

在图9中，IF-P30是等效地示出了USB 3.0标准的接口电路IF-U30的等效电路；及IF-P20是等效地示出了USB 2.0标准的接口电路IF-U20的等效电路。类似地，IF-P11是等效地示出了USB 1.1标准的接口电路IF-U11的等效电路。

从USB标准的接口电路的等效观点出发，接口电路可以被视为包括串联耦合在模拟接地电压Vsa与用于将模拟电源电压供应至接口电路的模拟电源布线之间的电容器和电流源。在该情况中，电容器示出了例如当接口电路形成在半导体芯片上时产生的寄生电容和正耦合的去耦电容。

电流源代表当接口电路发送或接收数据时流过接口电路的接口电路的操作电流。用电流源代表的操作电流根据当数据被发送或接收时数据上的改变而变化。这意味着电流源的电流根据数据传输速率而变化。

接口电路IF-U30、IF-U20和IF-U11形成在相同的半导体芯片上。由于接口电路取决于标准而不同，所以包括等效电路的电容器的值在对应于相应接口电路的等效电路IF-P30、IF-P20和IF-11之间不同。在图9中，Con代表电容器。

另一方面，接口电路IF-U30、IF-U20和IF-U11的最大数据传输速率如上面所描述的彼此不同。接口电路IF-U30、IF-U20和IF-U11的操作电流随着数据传输速率而改变，使得等效电路IF-P30中的电流源用I30代表；等效电路IF-P20中的电流源用I20代表；及等效电路IF-P11中的电流源用I11代表。

对应于USB 3.0标准的接口电路IF-U30的等效电路IF-P30中的电流源I30的电流响应于输出自凸块电极BD-T-、BD-T+的信号或者输入至凸块电极BD-R-、BD-R+中的信号的数据传输速率而改变。对应于USB 2.0标准的接口电路IF-U20的等效电路IF-P20中的电流源 I20的电流响应于输出自凸块电极BD-I-、BD-I+的接口电路IF-U20的信号的数据传输速率或者经由这些凸块电极输入至接口电路IF-U20中的信号的数据传输速率而改变。

类似地，对应于USB 1.1标准的接口电路IF-U11的等效电路IF-P11中的电流源I11的电流响应于输出自凸块电极BD-I-、BD-I+的接口电路IF-U11的信号或者经由这些凸块电极输入至接口电路IF-U11中的信号的数据传输速率而改变。

在图9中，V30、V20和V11分别代表待供应至接口电路的模拟电源电压。为便于描述，模拟电源电压V30、V20和V11被假定为没有输出阻抗或类似物的理想模拟电源电压。如上面所描述的，供应至接口电路的模拟电源电压在USB 3.0标准、USB 2.0标准和USB 1.1标准之间相互不同。这些模拟电源电压V30、V20和V11被供应至布线板SIP-B的第二主表面SAF2中的相应的模拟电源电压第二外部端子。参照作为示例的图8，模拟电源电压V30被供应至模拟电源电压第二外部端子SB2-A301(SB2-A302)并且模拟电源电压V20被供应至模拟电源电压第二外部端子SB2-A201(SB2-A202)。类似地，模拟电源电压V11被供应至模拟电源电压第二外部端子SB2-A111(SB2-A112)。

在图9中，La30代表将第二外部端子SB2-A301耦合至接口电路IF-U30的模拟电源布线，La20代表将第二外部端子SB2-A201耦合至接口电路IF-U20的模拟电源布线，并且La11代表将第二外部端子SB2-A111耦合至接口电路IF-U11的模拟电源布线。

耦合在模拟电源电压第二外部端子和与其对应的接口电路之间的这些模拟电源布线La30、La20和La11在长度上相互不同，这是因为模拟电源电压第二外部端子在第二主表面SAF2中的位置不同。模拟电源布线La30、La20和La11各具有寄生电阻和寄生电感。归因于长度上的差异，模拟电源布线La30、La20和La11不可避免地具有分别不同的寄生电阻和寄生电感。在图9中，Rp30代表模拟电源布线La30的寄生电阻并且Lp30代表寄生电感。Rp20代表模拟电源布线 La20的寄生电阻并且Lp20代表寄生电感。类似地，Rp11代表模拟电源布线La11的寄生电阻并且Lp11代表寄生电感。

模拟电源布线La30、La20和La11各包括在半导体芯片CH中的模拟电源布线和在布线板SIP-B中的包括金属布线或类似物的模拟电源布线。在该情况中，包括金属布线或类似物的模拟电源布线长于在半导体芯片中的模拟电源布线。模拟电源布线La30、La20和La11的寄生电阻Rp30、Rp20和Rp11和寄生电感Lp30、Lp20和Lp11因此分别对应于主要在布线板SIP-B中的包括金属布线的模拟电源布线的寄生电阻和寄生电感。

接口电路IF-U30、IF-U20和IF-U11中的每一个的操作电流如上面所描述的根据数据传输速率而改变。电流源I30、I20和I11中的每一个的电流因此被推测随着取决于数据传输速率的频率而改变。

关于接口电路IF-U30，谐振电路基本上包括电容器Con、寄生电感Lp30和寄生电阻Rp30。接口电路IF-U30的电源端部处的阻抗Z由该谐振电路的阻抗确定。接口电路IF-U30的电源端部处的阻抗Z因此取决于接口电路IF-U30的数据传输速率而改变。类似地，在接口电路IF-U20中，谐振电路包括电容器Con、寄生电感Lp20和寄生电阻Rp20。接口电路IF-U20的电源端部处的阻抗Z取决于接口电路IF-U20的数据传输速率而改变。同样在接口电路IF-U11中，谐振电路包括电容器Con、寄生电感Lp11和寄生电阻Rp11。接口电路IF-U11的电源端部处的阻抗Z取决于接口电路IF-U11的数据传输速率而改变。

图10是示出由本发明人测得的接口电路IF-U30、IF-U20和IF-U11的特性的特性图。在图10中，沿着横坐标绘制出频率，而沿着纵坐标绘制出电流和阻抗。

在图10中，细实线IS30示出USB 3.0标准的接口电路IF-U30的电源电流频谱，而浅实线IS20示出USB 2.0标准的接口电路IF-U20的电源电流频谱。粗实线IS11是当USB 1.1标准的接口电路IF-U11以FS模式操作时的电源电流频谱。如上面所描述的，USB 3.0标准 的数据传输速率(SS模式)是5Gbps/s，USB 2.0标准的数据传输速率(HS模式)是480Mbps/s，并且USB 1.1标准的数据传输速率(FS模式)是12Mbps/s。接口电路中的每一个的操作电流取决于它们的数据传输速率而改变。如图10中所示，因此，电源电流频谱达到峰值时所处的频率在接口电路IF-U11、IF-U20和IF-U30的顺序上变高。

图9中示出的寄生电感Lp30、Lp20和Lp11和电容器Con分别是大约几nH和大约几百pF，假设模拟电源布线La30、La20和La11具有相同的长度。本发明人确定了当寄生电感Lp30、Lp20和Lp11改变时的谐振电路的电感。图10中的虚线(a)至(d)示出当寄生阻抗Lp30、Lp20和Lp11的值L渐减地改变时的谐振电路的阻抗。

从图10显而易见的是，寄生阻抗的值L的从小的值(d)至大的值(a)的改变将谐振电路达到峰值时所处的反谐振点转移至较低频率。还可以理解的是，寄生电感的值L越小，反谐振点的阻抗越小。

此外，显而易见的是，在USB 1.1标准(FS模式)的接口电路IF-U11中电源电流频谱增加时所处的频带、在USB 2.0标准的接口电路IF-U20中电源电流频谱增加时所处的频带和谐振电路的阻抗增加时所处的频带相互重叠(由虚线OL21围绕的区域)。另一方面显而易见的是，在USB 3.0标准的接口电路IF-U30中电源电流频谱增加时所处的频带与谐振电路的阻抗增加时所处的频带分开。

谐振电路的阻抗上的增加意味着接口电路IF-U30、IF-U20和IF-U11的接口电路的电源端部处的阻抗Z上的增加。电源电流频率上的增加意味着流过接口电路的电源端部的电流的变化上的增加。在图10中的虚线和实线彼此重叠的区域中，归因于由数据传输引起的在操作电流上的改变而在接口电路的电源端部处发生电压变化。重叠区域越大，电压变化越大。

在USB标准之中的能够较高速数据传输的USB 3.0标准的接口电路IF-U30中，电源电流频谱IS30增加时所处的频带从频率的观点出发与通过改变寄生电感而发生阻抗改变时所处的频带分开。即使在重叠区域(由点划线OL3围绕的区域)中，重叠区也是小的。另一方 面，通过减小寄生电感，反谐振点可以被转移至比接口电路IF-U20和IF-U11中的每一个的电源电流频谱达到峰值时所处的频率高的频率处。另外，反谐振点处的阻抗可以被减小。

通常认为使得将模拟电源电压供应至具有较高数据传输速率的USB 3.0标准的接口电路IF-U30的电源布线Lp30比具有低数据传输速率的接口电路IF-U20的电源布线短，但是电源布线Lp30的缩短已发现对于电源端部处的电压变化的改进是无效的。反而，已发现，具有比USB 3.0标准的数据传输速率低的数据传输速率的USB 2.0标准和/或USB 1.1标准的接口电路的电源布线Lp20和/或Lp11的缩短并由此减小寄生电感对于减小接口电路的电源端部处的电压变化是有效的。

图11与图10类似地是示出了由本发明人测得的特性的特性图。同样在图11中，沿着横坐标绘制出频率并沿着纵坐标绘制出电流和阻抗。在图11中，粗实线IS11、浅实线IS20和细实线IS30与图10中示出的那些类似，从而省略对它们的描述。

在图10中，谐振电路的特性通过改变寄生电感而改变。在图11中，另一方面，谐振电路的特性通过改变电容器Con的值C而改变。在图11中，虚线(e)至(h)示出当电容器Con的值改变时谐振电路的阻抗上的改变。当电容器Con的值C被从小的值改变至大的值时，谐振电路的阻抗从虚线(e)改变至虚线(h)。

如从图11中理解的，通过增加电容器Con的值C，谐振电路的阻抗达到峰值时所处的反谐振点的频率转移至较低值并且阻抗也减小。USB 1.1标准的接口电路和USB 2.0标准的接口电路中的电源电流频谱IS11和IS20与阻抗曲线(e)至(h)在由点划线OC21圈出的区域中彼此重叠。即使电容器Con的值C上的改变，重叠区也几乎相同并相对小。这意味着即使电容器Con上的改变也对于改进IF-U20和IF-U11的接口电路的电源端部处的电压变化不太有效。

USB 3.0标准的接口电路IF-U30中的电源电流频谱IS30另一方面在用点划线OC3圈出的区域中与阻抗曲线(e)至(h)重叠。通 过增加电容器Con的值C，反谐振点处的频率与电源电流频谱IS3的峰值分开并且进一步地阻抗的值减小。在点划线OC3的区域中的重叠区可以因此通过增加电容器Con的值C而被减小。这意味着通过增加电容器Con，可以减小在USB 3.0标准的接口电路IF-U30的电源端部处的电压变化。

通过减小接口电路IF-U30、IF-U20和IF-U11的电源端部处的电压变化，可以防止这些接口电路的特性和故障上的劣化。

基于以上发现，在第一实施例中，当从第二主表面SAF2观察时，将模拟电源电压供应至USB 2.0标准的接口电路IF-I20的第二外部端子SB2-A201和SB2-A202比将模拟电源电压供应至USB 3.0标准的接口电路IF-I30的第二外部端子SB2-A301和SB2-A302更靠近半导体芯片CH布置，如图8中所示。通过这样的布置，图9中示出的电源布线La20被缩短并且电感Lp20被减小。作为结果，包括寄生电感Lp20、电容器Con和寄生电阻Rp20的谐振电路被允许具有例如如由图10的虚线(d)所示的阻抗特性。这使得能够减小在USB 2.0标准的接口电路IF-U20中的电源端部处的电压变化。

不用说，将模拟电源电压供应至USB 1.1标准的接口电路的第二外部端子SB2-A111和SB2-A112可以比将模拟电源电压供应至USB 3.0标准的接口电路IF-U30的第二外部端子SB2-A301和SB2-A302更靠近半导体芯片CH布置。这使得能够减小图9中示出的寄生电感Lp11的值；使得包括寄生电感Lp11、电容器Con和寄生电阻Rp11的谐振电路能够具有例如如图10的虚线(b)、(c)或(d)所示的阻抗特性；并且使得能够减小在USB 1.1标准的接口电路IF-U11中的电源端部处的电压变化。

此外，第二外部端子SB2-A201、SB2-A202、SB2-A111和SB2-A112可以比第二外部端子SB2-A301和SB2-A302更靠近半导体芯片CH布置。

在第一实施例中，如图5所示，半导体芯片CH配备有电容器CC和开关SW。电容器CC和开关SW也示出在图9的等效电路中。该 开关SW例如在制造半导体芯片CH时例如被接通。在USB 3.0标准的接口电路IF-U30中，因此，包括寄生电路的电容的值是电容器Con和电容器CC的组合电容。作为结果，USB 3.0标准的接口电路IF-U30的谐振电路具有例如如由图11中的虚线(h)示出的阻抗特性曲线。这使得能够减小USB 3.0的电源端部处的电压变化并防止USB 3.0标准的接口电路的特性上的劣化。不用说，当包括寄生电路的电容器的值仅是电容器Con的值并且包括寄生电感Lp30、电容器Con和寄生电阻Rp30的谐振电路具有期望的阻抗特性时，开关SW可以在制造期间被关断。此外，提供开关SW和电容器CC不是必要的。

特别地，在USB 2.0标准的接口电路中，电源电流频谱IS20的主要部分存在于用点划线OL21指示出的频带中。因此缩短电源布线La20以减小寄生电感LP20、将谐振电路的阻抗特性转移至较高频率侧并由此减小阻抗的值是有效的。

<电源布线的构造>

图12是第一实施例的布线板SIP-B的平面图。图12是从第二主表面SAF2观察到的布线板SIP-B的平面图。在该附图中，具有虚线的圆圈示出形成在布线板SIP-B的第一主表面SAF1上的第一外部端子，并且具有实线的圆圈示出形成在布线板SIP-B的第二主表面SAF2上的第二外部端子。

图12中的第一外部端子SB1-A1至SB1-A9对应于图7中示出的第一外部端子SB1-A1至SB1-An中的一些。图12中的第二外部端子SB2-A111、SB2-A112、SB2-A201、SB2-A202、SB2-A301和SB2-A302对应于图8中示出的第二外部端子SB2-A111、SB2-A112、SB2-A201、SB2-A202、SB2-A301和SB2-A302。

在该附图中，当半导体芯片CH被安装在布线板SIP-B上时，将模拟电源电压供应至形成在半导体芯片CH上的USB 3.0标准的接口电路IF-U30的凸块电极BD-A30(图5)经由凸块被耦合至第一外部端子SB1-A1。另外，将模拟电源电压供应至形成在半导体芯片CH上的USB 2.0标准的接口电路IF-U20的凸块电极BD-A20(图5)经 由凸块被耦合至第一外部端子SB1-A3。此外，将模拟电源电压供应至形成在半导体芯片CH上的USB 1.1标准的接口电路IF-U11的凸块电极BD-A11(图5)经由凸块被耦合至第一外部端子SB1-A2。

类似地，将模拟电源电压供应至形成在半导体芯片CH上的USB 3.0标准的接口电路IF-U302的凸块电极经由凸块被耦合至第一外部端子SB1-A4。另外，将模拟电源电压供应至形成在半导体芯片CH上的USB 2.0标准的接口电路IF-U202的凸块电极经由凸块被耦合至第一外部端子SB1-A6。此外，将模拟电源电压供应至形成在半导体芯片CH上的USB 1.1标准的接口电路IF-U112的凸块电极经由凸块被耦合至第一外部端子SB1-A5。

第一外部端子SB1-A1经由电源布线La30-1被耦合至第二外部端子SB2-A301；第一外部端子SB1-A3经由电源布线La20-1被耦合至第二外部端子SB2-A201；并且第一外部端子SB1-A2经由电源布线La11-1被耦合至第二外部端子SB2-A111。这些电源布线La30-1、La20-1和La11-1是由布线板SIP-B中的金属布线层形成的金属布线。在第一实施例中，电源布线La30-1、La20-1和La11-1中的每一个的宽度没有特别限制，但是它们具有相同的宽度。这些电源布线的形状被绘制以便遵循布线板SIP-B中的实际布线的形状。因此，电源布线La20-1比电源布线La30-1短并且电源布线La11-1比电源布线La30-1长。

换言之，当从第二主表面SAF2观察时，第二外部端子SB2-A201比第二外部端子SB2-A301更靠近半导体芯片CH布置。第二外部端子SB2-A111比第二外部端子SB2-A201和SB2-A301更远离半导体芯片CH。

第一外部端子SB1-A4经由电源布线La30-2被耦合至第二外部端子SB2-A302；第一外部端子SB1-A6经由电源布线La20-2被耦合至第二外部端子SB2-A202；并且第一外部端子SB1-A5经由电源布线La11-2被耦合至第二外部端子SB2-A112。这些电源布线La30-2、La20-2和La11-2是由布线板SIP-B中的金属布线层形成的金属布线。 在第一实施例中，虽然电源布线La30-2、La20-2和La11-2中的每一个的宽度没有特别限制，但它们具有相同的宽度。这些电源布线的形状被绘制以便遵循布线板SIP-B中的实际布线的形状。因此，电源布线La20-2比电源布线La30-2短并且电源布线La11-2比电源布线La30-2长。

换言之，当从第二主表面SAF2观察时，第二外部端子SB2-A202比第二外部端子SB2-A302更靠近半导体芯片CH布置。第二外部端子SB2-A112比第二外部端子SB2-A202和SB2-A302更远离半导体芯片CH。

这样的构造使得伴随USB-2.0接口电路IF-US20和IF-U202的电源布线的寄生电感小于伴随USB-3.0接口电路IF-US30和IF-U302及USB-1.1接口电路IF-U11和IF-U112的电源布线的寄生电感。因此能够防止USB-2.0接口电路的特性的劣化或故障。

(第二实施例)

图13A是第二实施例的半导体器件SIP的平面图。图13B是沿着图13A的线A-A’截取的半导体器件SIP的截面图。图13B示出安装在用户板UR-B上的半导体器件SIP，但是用户板UR-B被从图13A中省略。另外，图13A是布线板SIP-B的从其第二主表面SAF2的一侧观察到的平面图。

在图13A中，虽然未强加特别限制，但布线板SIP-B的第二主表面SAF2包括三个区域。具体地描述，第二主表面SAF2配备有在第二主表面SAF2的中央部分处的区域SAF2-SB(第一区域)、围绕区域SAF2-SB的空白区域N-SB(第二区域)和在空白区域N-SB与第二主表面SAF2的SIP-U、SIP-D、SIP-R和SIP-I、也就是侧边之间的第二外部端子组区域(第三区域)。该第二外部端子组区域被认为通过空白区域N-SB与区域SAF2-SB分开。

区域SAF2-SB在其中具有多个二维地(平面地)且规则地布置的第二外部端子SB2。第二外部端子组区域也在其中具有多个二维地且规则地布置的第二外部端子SB2。空白区域N-SB另一方面没有第二 外部端子SB。布置在区域SAF2-SB中的第二外部端子SB和布置在第二外部端子组区域中的第二外部端子SB2具有经由由布线板SIP-B中的金属布线层形成的布线至布置在布线板SIP-B的第一主表面SAF1上的第一外部端子的耦合。

在第二实施例中，虽然未强加特别限制，但布线板SIP-B在其第二主表面SAF2的中央处具有第二外部端子SB2。在图13A中，布置在中央处的第二外部端子被指示为SCP。这意味着第二主表面SAF2或布线板SIP-B的中央被指示为SCP。

在图13A中，用虚线指示出的CH代表半导体芯片。换言之，从第二主表面SAF2的一侧透过布线板SIP-B观察到的半导体芯片CH用虚线指示出。半导体芯片CH的主表面SAF的中央、换言之半导体芯片的中央被指示为CCP。

半导体芯片CH在其主表面SAF上具有如第一实施例中的多个凸块电极。如图13B中所示，半导体芯片CH被安装在布线板SIP-B上使其主表面SAF面对布线板的第一主表面SAF1并且形成在半导体芯片CH的主表面上的凸块电极经由凸块BP被耦合至布置在布线板SIP-B的第一主表面SAF1上的第一外部端子。在第二实施例中，当从第二主表面SAF2的一侧观察半导体芯片CH时，半导体芯片CH的中央CCP与布线板SIP-B的中央SCP不重合，并且半导体芯片CH被以如下方式安装：使得它横跨空白区域N-SB并且与区域SAF2-SB、空白区域N-SB和第二外部端子组区域中的每一个重叠。

如图13B中所示，布线板SIP-B被以如下方式安装：使得其第二主表面SAF2面对用户板UR-B的第一主表面SAFU1(第三主表面)并且布置在主第二主表面SAF2上的第二外部端子经由凸块BG被耦合至形成在用户板UR-B的第一主表面SAFU1上的外部端子。用户板UR-B在其第二主表面SAFU2(第四主表面)的在空白区域N-SB正下方的区域中具有用户的部件UEL。当从第二主表面SAFU2的一侧观察布线板并且还有用户板UR-B时，用户的部件UEL落入空白区域N-SB内。

由于布线板SIP-B在其第二主表面SAF2中具有空白区域N-SB，所以待经由凸块BG耦合的外部端子并不一定被设置在用户板U-B的第一主表面的面对空白区域N-SB的区域中。这使得用户能够将期望的部件安装在用户板UR-B的第二主表面SAFU2中的在空白区域N-SB正下方的区域中。作为结果，可以提高用户的自由度。例如，电阻性元件作为用户的部件被安装并且由该电阻性元件形成的参考信号被供应至在参照图7所描述的第二外部端子区域REF-SB1中的第二外部端子SB2。

图14是第二实施例的布线板SIP-B的平面图。还示出了当从第二主表面SAF2的一侧观察布线板SIP-B时它的平面。另外，安装在第一主表面SAF1上的半导体芯片CH透过布线板SIP-B观察到并且用虚线指示出。图14中示出的平面图类似于图8中示出的平面图，从而在这里将仅描述差异。

在第二实施例中，在布置于第二外部端子区域中的第二外部端子之中的与空白区域N-SB相邻布置的单排的第二外部端子SB2被用作用于供应数字电源电压的数字电源第二外部端子。在图14中，数字电源第二外部端子用具有粗垂直线的圆圈和具有粗水平线的圆圈指示出。虽然未强加特别限制，但由具有粗垂直线的圆圈指示出的第二外部端子SB2-G被用于供应数字接地电压Vsd并且由具有粗水平线的圆圈指示出的第二外部端子SB2-V被用于供应数字电源电压Vdd。

在其中具有模拟电源第二外部端子的第二外部端子区域VA-SB以其间具有数字第二外部端子SB2-G和SB2-V的排的状态下在与空白区域相对的一侧上。

半导体芯片CH横跨空白区域N-SB并且是在布线板SIP-B的第一主表面SAF1上，使得侧边ED被布置在第二外部端子SB2-G和SB2-V的排与第二外部端子区域VA-SB之间。这意味着当从第二主表面SAF2观察时，半导体芯片CH的一部分与第二外部端子SB2-G和SB2-V的排重叠并且不与第二外部端子区域VA-SB重叠。以这样的方式的安装使得能够实现用于将数字电源电压(电源电压Gdd和接 地电压Vsd)从第二外部端子SB2-G和SB2-V供应至半导体芯片CH的电源布线和用于将模拟电源电压从布置在第二外部端子区域VA-SB中的模拟电源第二外部端子供应至半导体芯片CH的电源布线的缩短，由此获得了在故障上的减少。数字电源电压在这里例如作为包括微处理器CPU的逻辑电路的电源被供应，并且模拟电源电压被供应至高速接口电路。

图14示出单排的数字第二外部端子SB2-G和SB2-V，但是不用说，它可以是多个排或者它可以不是排而是列。

在上面描述的示例中，布线板SIP-B的中央SCP与半导体芯片CH的中央CCP不重合。不仅它，而且例如中央SCP可以是区域SAF2-SB的中央。另外，在上面描述的示例中，第二外部端子存在于中央部分处，但是它们可以不在中央部分处。

根据第一和第二实施例，模拟电源电压第二外部端子可以被布置在当从第二主表面SAF2观察时的半导体芯片的附近，并且电源布线的电感可以被从10nH减小至例如4nH。这使得能够例如缩窄布线板SIP-B的布线层中的布线的宽度并由此增加布线层中的布线的密度。作为结果，可以以降低的成本提供小型化的半导体器件SIP。

已基于一些实施例具体地描述了由本发明人做出的发明。不用说发明不限于上面描述的实施例或者不受上面描述的实施例所限，而是可以在不脱离发明的主旨的情况下进行各种改变。