半导体存储装置及其制造方法与流程

[相关申请案]

本申请案享有以日本专利申请案2016-13304号(申请日：2016年1月27日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

实施方式涉及一种半导体存储装置及其制造方法。

背景技术：

作为半导体存储装置，已知有nand(notand，与非)型闪存。

技术实现要素：

本发明的实施方式提供一种能够降低制造成本的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：第一串单元，具备第一存储串，该第一存储串包含积层在半导体基板的上方的多个第一存储元件晶体管、及设置在多个第一存储元件晶体管的上方的第一选择晶体管；第二串单元，具备第二存储串，该第二存储串包含积层在半导体基板的上方的多个第二存储元件晶体管、及设置在多个第二存储元件晶体管的上方的第二选择晶体管；多个第一配线层，以共通连接于位于相同层的第一及第二存储元件晶体管的栅极的方式连接于多个第一存储元件晶体管及多个第二存储元件晶体管；第二配线层，连接于第一选择晶体管的栅极；第三配线层，连接于第二选择晶体管的栅极，且与第二配线层位于相同层；第一柱，贯通多个第一配线层与第二及第三配线层的一者而与半导体基板相接；第二柱，不贯通第二及第三配线层，而贯通多个第一配线层的至少一者；以及第一线路，将第二配线层与第三配线层分离。第一柱、第二柱、及第一线路的各者包含半导体层、以及依序设置在半导体层的侧面的第一绝缘膜、电荷蓄积层、及第二绝缘膜。

附图说明

图1是一实施方式的半导体存储装置的框图。

图2是一实施方式的半导体存储装置的电路图。

图3是表示一实施方式的半导体存储装置中的存储元件阵列的选择栅极线及字线的立体图。

图4是一实施方式的半导体存储装置中的存储元件阵列的俯视图。

图5是图4所示的区域ra的俯视图。

图6是沿着图4所示的i-i线的剖视图。

图7是沿着图4所示的ii-ii线的剖视图。

图8是沿着图4所示的iii-iii线的剖视图。

图9是沿着图4所示的iv-iv线的剖视图。

图10是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图11是表示一实施方式的半导体存储装置的制造步骤的沿着ii-ii线的剖视图。

图12是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图。

图13是表示一实施方式的半导体存储装置的制造步骤的俯视图。

图14是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图15是表示一实施方式的半导体存储装置的制造步骤的沿着ii-ii线的剖视图

图16是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图。

图17是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图18是表示一实施方式的半导体存储装置的制造步骤的沿着ii-ii线的剖视图。

图19是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图。

图20是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图21是表示一实施方式的半导体存储装置的制造步骤的沿着ii-ii线的剖视图。

图22是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图

图23是表示一实施方式的半导体存储装置的制造步骤的俯视图。

图24是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图25是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图26是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图。

图27是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图28是表示一实施方式的半导体存储装置的制造步骤的沿着iii-iii线的剖视图。

图29是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图30是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

图31是表示一实施方式的半导体存储装置的制造步骤的沿着i-i线的剖视图。

具体实施方式

以下，参照图式对实施方式进行说明。进行该说明时，在所有图中，对于共通的部分附上共通的参照符号。

在以下的实施方式中，作为半导体存储装置，列举将存储元件晶体管积层在半导体基板上方的三维积层型nand型闪存作为例子而进行说明。

1关于构成

对一实施方式的半导体存储装置的构成进行说明。

1.1关于半导体存储装置的整体构成

首先，使用图1对半导体存储装置的整体构成进行说明。如图所示，nand型闪存100大体具备核心部110及周边电路120。

核心部110具备存储元件阵列111、行解码器112、读出放大器113、及源极线驱动器114。

存储元件阵列111包含多个非易失性存储元件晶体管的集合即多个区块blk(blk0、blk1、…)。同一区块blk内的数据例如是被一次删除。

区块blk的各者包含多个串单元su(su0、su1、…)。而且，串单元su的各者包含多个nand串115。在nand串115内，多个存储元件晶体管串联连接。此外，存储元件阵列111内的区块blk、串单元su、nand串115的数量为任意。

行解码器112例如在数据的写入、及读出时，对区块blk的地址或页面的地址进行解码而选择成为对象的字线。

读出放大器113在数据的读出时，将从存储元件晶体管读出至位线的数据读出、放大。另外，在数据的写入时，将写入数据传输至存储元件晶体管。

源极线驱动器114在数据的写入、读出、删除时，对源极线施加所需的电压。

周边电路120具备定序器121及电压产生电路122。

定序器121控制nand型闪存100整体的动作。

电压产生电路122产生数据的写入、读出、及删除所需的电压，并将该电压供给至行解码器112、读出放大器113、及源极线驱动器114等。

此外，关于三维积层型nand型闪存中的存储元件阵列111的构成，例如，记载在“三维积层非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”这个2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载在“三维积层非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”这个2009年3月18日提出申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法(non-volatilesemiconductorstoragedeviceandmethodofmanufacturingthesame)”这个2010年3月25日提出申请的美国专利申请案12/679,991号、及“半导体存储器及其制造方法(semiconductormemoryandmethodformanufacturingsame)”这个2009年3月23日提出申请的美国专利申请案12/532,030号中。在本申请案说明书中，通过参照这些专利申请案而援用其全部内容。

进而，数据的删除范围并不限定于1个区块blk，可将多个区块blk一次删除，也可将1个区块blk内的一部分区域一次删除。

关于数据的删除，例如，记载在“非易失性半导体存储装置(non-volatilesemiconductorstoragedevice)”这个2010年1月27日提出申请的美国专利申请案12/694,690号中。另外，记载在“非易失性半导体存储装置(nonvolatilesemiconductormemorydevice)”这个2011年9月18日提出申请的美国专利申请案13/235,389号中。在本申请案说明书中，通过参照这些专利申请案而援用其全部内容。

1.2关于存储元件阵列的构成

其次，使用图2对存储元件阵列111的构成进行说明。

如图2所示，nand串115的各者包含例如16个存储元件晶体管mt(mt0～mt15)、及选择晶体管st1、st2。存储元件晶体管mt具备包含控制栅极及电荷蓄积层的积层栅极，且非易失地保持数据。此外，存储元件晶体管mt可为在电荷蓄积层使用有绝缘膜的monos(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为在电荷蓄积层使用有导电膜的fg(floatinggate，浮置栅极)型。以下，在本实施方式中，以monos型为例进行说明。进而，存储元件晶体管mt的个数并不限定于16个，也可为8个或32个、64个、128个等，其数量并无限定。进而，选择晶体管st1及st2的个数为任意。

存储元件晶体管mt0～mt15的电流路径串联连接。而且，存储元件晶体管mt15的漏极连接于选择晶体管st1的源极，存储元件晶体管mt0的源极连接于选择晶体管st2的漏极。

位于同一串单元su内的选择晶体管st1的栅极共通连接于同一选择栅极线sgd。在图2的例中，位于区块blk0的串单元su0的选择晶体管st1的栅极共通连接于选择栅极线sgd0，位于串单元su1的未图示的选择晶体管st1的栅极共通连接于选择栅极线sgd1。

另外，位于同一区块blk内的选择晶体管st2的栅极共通连接于同一选择栅极线sgs。

另外，位于同一区块blk内的nand串115的各者的存储元件晶体管mt0～mt15的控制栅极，共通连接于各不相同的字线wl0～wl15。

另外，在存储元件阵列111内配置为矩阵状的nand串115中位于同一行的nand串115的选择晶体管st1的漏极连接于各不相同的位线bl(bl0～bl(n-1)，(n-1)是1以上的自然数)，位于同一列的nand串115的选择晶体管st1的漏极共通连接于位线bl0～bl(n-1)的任一者。即，位线bl在多个区块blk间共通连接nand串115。另外，位于各区块blk内的选择晶体管st2的源极共通连接于源极线sl。即，源极线sl例如在多个区块blk间共通连接nand串115。

其次，使用图3至图9对存储元件阵列111的详细构造进行说明。图3是表示串单元su0及su1中的字线wl、以及选择栅极线sgd及sgs的立体图。图4是串单元su0～su4的俯视图。图5是表示图4所示的区域ra的俯视图，且是表示nand串115与位线bl的连接。图6是沿着图4所示的i-i线的剖视图，图7是沿着图4所示的ii-ii线的剖视图，图8是沿着图4所示的iii-iii线的剖视图，图9是沿着图4所示的iv-iv线的剖视图。图6及图7是表示串单元su0及su1的截面，图8及图9是表示串单元su1的截面。此外，在图3中，为了简化说明，省略下述存储空穴mh及空穴hr。另外，在图6～图9中，省略层间绝缘膜。

如图3所示，在本实施方式中的存储元件阵列111中，2个串单元su共有字线wl及选择栅极线sgs。以下，将共有字线wl及选择栅极线sgs的2个串单元su称为串组。更具体来说，串单元su0及su1沿着垂直于半导体基板1的第三方向d3，从下层起依序具备4层选择栅极线sgs(sgs_0～sgs_3)、及字线wlo～wl15。另外，串单元su0在字线wl15的上方具备4层选择栅极线sgd0_0～sgd0_3，串单元su1在字线wl15的上方具备4层选择栅极线sgd1_0～sgd1_3。

包含于串单元su0的选择栅极线sgd0(sgd0_0～sgd0_3)及包含于串单元su1的选择栅极线sgd1(sgd1_0～sgd1_3)是在每一串单元su通过狭缝she将相同层的配线层分离而构成。更具体来说，例如选择栅极线sgd0_3与sgd1_3虽为相同层的配线层，但通过狭缝she分离。以下，在不区分选择栅极线sgs_0～sgs_3的情况下，记为选择栅极线sgs。另外，在不分别区分选择栅极线sgd0_0～sgd0_3、及sgd1_0～sgd1_3的情况下，记为选择栅极线sgs0及sgd1。

选择栅极线sgd及sgs、以及字线wl的一端沿着平行于半导体基板1的第一方向d1以2列并列的阶梯状引出。以下，将阶梯状的部分称为“阶梯部”，将阶梯部中各级的平坦的部分称为“引出部”。选择栅极线sgd及sgs、以及字线wl的各者具有引出部。更具体来说，选择栅极线sgs_1及sgs_3、奇数字线(wl1、wl3、wl5、wl7、wl9、wl11、wl13、及wl15)、以及串单元su0的选择栅极线sgd0_0～sgd0_3的引出部，沿着第一方向d1配置为阶梯状(以下，称为“第一阶梯部”)。而且，与其相邻，选择栅极线sgs_0及sgs_2、偶数字线(wl0、wl2、wl4、wl6、wl8、wl10、wl12、及wl14)、字线wl15、以及串单元su1的选择栅极线sgd1_0～sgd1_3的引出部，沿着第一方向d1配置为阶梯状(以下，称为“第二阶梯部”)。在本实施方式中，字线wl15的引出部在第一及第二阶梯部引出。而且，第一方向d1上的字线wl15的长度长于狭缝she。由此，例如，即使在狭缝she贯通字线wl15的情况下，由于字线wl15仅一部分被切断而在引出部连接，因此也不会像选择栅极线sgd那样被分离为两个部分。

而且，选择栅极线sgd及sgs、以及字线wl的各者在引出部经由接触插塞cc而与未图示的上方的配线连接。

此外，字线wl及选择栅极线sgs的形状也可为通过狭缝she部分性地被切断，只要是在形成狭缝she时不被分离成两个部分的形状，那么并无特别限定。

进而，选择栅极线sgd及sgs、以及字线wl的各者的引出部的配置能够任意地设定。例如，也可将第一阶梯部的奇数字线wl与第二阶梯部的偶数字线的配置加以调换。另外，字线wl及选择栅极线sgs的引出部可沿着第一方向d1配置为1列阶梯状，也可配置为3列以上的阶梯状。

其次，对串单元su的平面的配置进行说明。

如图4所示，多个源极线接头li周期性地配置在第二方向d2上，在2个源极线接头li之间配置有1个串组。源极线接头li将半导体基板1与nand串115上方的未图示的源极线sl连接。1个串组具有包含多个nand串115的区域ra及包含第一及第二阶梯部的区域rb。

首先，对区域ra进行说明。在区域ra中，串组内的多个存储柱mp以朝向第二方向d2成为9列锯齿状排列的方式配置。存储柱mp在内部包含半导体层，该半导体层作为nand串115的电流路径而发挥功能。在本实施方式中，1个存储柱mp对应于1个nand串115。

位于9列锯齿状排列的中央的存储柱mp成为虚设线路dsl的一部分。虚设线路dsl是埋入狭缝she而形成的虚设的配线。未在虚设线路dsl的上表面形成接触插塞而不与未图示的上层的配线电性连接。

使用图5对存储柱mp与位线bl的连接进行说明。如图5所示，存储柱mp的上表面形成有接触插塞而连接于位线bl。更具体来说，例如，串单元su0的存储柱mp0_0与串单元su1的存储柱mp1_0共通连接于位线bl0。其他存储柱mp也是同样，串单元su0的1个存储柱mp与串单元su1的1个存储柱mp共通连接于1个位线bl。

此外，多个存储柱mp也可不为9列锯齿状排列，能够任意地设定。进而，也可省略位于9列锯齿状排列的中央且与虚设线路dsl重叠的存储柱mp。

返回至图4对区域rb进行说明。在区域rb中，虚设柱dp配置于沿着第一方向d1而配置的2个引出部之间。在例如利用钨(w)等金属埋入与选择栅极线sgd及sgs、以及字线wl对应的空隙时，虚设柱dp作为支撑成为空隙的选择栅极线sgd及sgs、以及字线wl之间的层间绝缘膜的柱而发挥功能。虚设柱dp与虚设线路dsl同样地，未在上表面形成接触插塞而不与未图示的上层的配线电性连接。

更具体来说，例如，在选择栅极线sgd0_3及sgd0_2的引出部之间配置有2个虚设柱dp，且在选择栅极线sgd1_3及sgd1_2的引出部之间配置有2个虚设柱dp。即，在1个串组中，沿着第二方向d2配置有4个虚设柱dp。另外，字线wl15由于引出部的面积较大，因此在沿着第一方向d1的字线wl15的中央附近也配置有虚设柱dp。

另外，接触插塞cc于每一引出部均设置有1个，且配置于各个引出部的中央。

此外，虚设柱dp只要是不与虚设线路dsl及接触插塞cc相接的位置，那么配置及个数并无限定。虚设柱dp只要是在相当于选择栅极线sgd及sgs、以及字线wl的区域成为空隙时能够支撑层间绝缘膜的适当的配置及个数即可。

进而，接触插塞cc在每一引出部均设置有1个，但也可为2个以上，与1个引出部连接的接触插塞cc的个数并无限定。

其次，对形成有nand串115的区域ra的截面构造进行说明。如图6所示，沿着第三方向d3形成有nand串115，即存储柱mp。串单元su0及su1的存储柱mp共通连接于相当于字线wl(wl0～wl15)及选择栅极线sgs(sgs_0～sgs_3)的配线层。而且，串单元su0的存储柱mp共通连接于相当于选择栅极线sgd0(sgd0_1～sgd0_4)的配线层，串单元su0的存储柱mp共通连接于相当于选择栅极线sgd1(sgd1_0～sgd1_3)的配线层。

更具体来说，在半导体基板1的表面区域设置有n型阱10，在该n型阱10的表面区域设置有p型阱11。另外，在p型阱11的表面区域设置有n⁺型扩散层12。而且，在半导体基板1上依序积层有作为选择栅极线sgs_0～sgs_3而发挥功能的4层配线层、作为字线wl0～wl15而发挥功能的16层配线层、及作为选择栅极线sgd0_0～sgd0_3或sgd1_0～sgd1_3而发挥功能的4层配线层。另外，在配线层之间设置有未图示的绝缘层。

而且，设置有贯通这些配线层及绝缘层而到达p型阱11的存储空穴mh。在存储空穴mh的侧面依序积层有区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15，存储空穴mh的内部被埋入有半导体层16。即，存储柱mp包含半导体层16、以及设置在半导体层16的侧面的区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15。区块绝缘膜13及隧道绝缘膜15是利用例如sio2膜而形成。电荷蓄积层14是利用例如sin膜而形成。半导体层16是利用例如多晶硅而形成。存储柱mp内的半导体层16是在存储元件晶体管mt以及选择晶体管st1及st2接通时形成有通道的区域。

通过该存储柱mp及字线wl0～wl15而形成存储元件晶体管mt0～mt15。同样地，通过该存储柱mp及选择栅极线sgd及sgs而形成选择晶体管st1及st2。在图6中，选择栅极线sgd及sgs分别设置有4层，但这些选择栅极线sgd及sgs分别共通地电性连接，实质上作为1个选择晶体管st1及st2的栅极电极而发挥功能。

此外，相当于选择栅极线sgd及sgs的配线层设置1层以上即可，其数量并无限定。进而，nand串115中也可包含虚设的存储元件晶体管mt。在这种情况下，虚设字线wl也可设置在例如选择栅极线sgs与字线wl0之间、或选择栅极线sgd与字线wl15之间。

另外，狭缝she是与存储柱mp同样地，在侧面依序积层有区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15，且内部被埋入有半导体层16。因此，虚设线路dsl是与存储柱mp同样地，包含半导体层16、以及设置在半导体层16的侧面的区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15。

此外，狭缝she即虚设线路dsl的底部也可到达下层的字线wl。例如，狭缝she也可贯通字线wl15而到达字线wl14。在这种情况下，因为在狭缝she的侧面形成有区块绝缘膜13、电荷蓄积层14、隧道绝缘膜15，所以字线wl14及wl15、以及选择栅极线sgd并未互相电性连接。

进而，在狭缝she内部也可不包含半导体层16。例如，在狭缝she的宽度较窄的情况下，也可在形成区块绝缘膜13、电荷蓄积层14、隧道绝缘膜15的阶段埋入狭缝she内部。

另外，沿着第一方向d1设置有线状的接触插塞(以下，称为源极线接头li)。源极线接头li是利用例如多晶硅而形成。而且，源极线接头li的底面连接于n⁺型扩散层12，且上表面连接于未图示的源极线sl。

其次，对形成有选择栅极线sgd及sgs、以及字线wl的引出部的区域rb的截面构造进行说明。

如图7及图8所示，设置有贯通相当于选择栅极线sgd及sgs、以及字线wl的配线层而到达p型阱11的空穴hr(虚设柱dp)。空穴hr的内部是与存储空穴mh及狭缝she同样地，在侧面依序积层有区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15，且内部被埋入有半导体层16。即，虚设柱dp是与存储柱mp及虚设线路dsl同样地，包含半导体层16、以及设置在半导体层16的侧面的区块绝缘膜13、电荷蓄积层14、及隧道绝缘膜15。

另外，如图9所示，接触插塞cc的各者以与选择栅极线sgd及sgs、以及字线wl中的任一者的引出部的上表面相接的方式设置。而且，接触插塞cc的上表面与未图示的上方的配线连接。更具体来说，选择栅极线sgs_0～sgs_3经由各不相同的接触插塞cc而共通连接于上方的配线。选择栅极线sgd0_0～sgdo_3、及选择栅极线sgd1_0～sgd1_3也是同样。另外，字线wl0～wl15经由各不相同的接触插塞cc而连接于不同的上方的配线。

此外，虚设柱dp(空穴hr)的底面也可与硅基板相接，只要贯通选择栅极线sgs即可。

进而，设置有多层的选择栅极线sgd及sgs也可通过1个接触插塞cc而共通连接。例如，也可通过将4层选择栅极线sgs_0～sgs_3连接于贯通选择栅极线sgs_1～sgs_3而到达选择栅极线sgs_0的接触插塞cc，而将4层选择栅极线sgs_0～sgs_3共通连接于1个接触插塞cc。选择栅极线sgd0_0～sgd0_3、及sgd1-0～sgd1-3也是同样。

2关于存储元件阵列的形成方法

其次，使用图10至图31对存储元件阵列111的形成方法进行说明。图10、图14、图17、图20、图24、图25、图27、及图29～图31是表示沿着图4所示的i-i线的剖视图，图11、图15、图18、及图21是表示沿着图4所示的ii-ii线的剖视图，图12、图16、图19、图22、图26、及图28是表示沿着图4所示的iii-iii线的剖视图。另外，图13及图19是表示串单元su0～su4的俯视图。在本实施方式中对如下方法进行说明，即，在暂时利用氮化硅膜(以下，称为“sin膜”)形成相当于字线wl、以及选择栅极线sgd及sgs的配线层的构造之后，去除sin膜并利用钨(w)进行埋入。此外，并不限定于氮化硅膜，也可使用包含硅及氮作为构成元素且具有si-n键的绝缘材料，例如氮氧化硅膜。

首先，如图10～图12所示，在半导体基板1的上表面交替地积层多个绝缘层(例如，sio2膜)20及多个绝缘层(例如，sin膜)21而形成由绝缘层21所致的阶梯部。更具体来说，首先，在半导体基板1上成膜绝缘层20，并在其上表面交替地积层相当于4层选择栅极线sgs、16层的字线wl、及4层选择栅极线sgd的24层绝缘层21及绝缘层20。然后，使用绝缘层21形成由所述选择栅极线sgd及sgs、以及字线wl所致的第一及第二阶梯部。其后，例如以被覆表面的方式成膜绝缘层20，例如，通过cmp(chemicalmechanicalpolishing，化学机械研磨)使表面平坦化。

其次，如图13～图16所示，在绝缘层20的表面涂布抗蚀剂30，通过光刻法而一次形成存储空穴mh、狭缝she、及空穴hr的掩模图案。

其次，如图17～图19所示，使用所述掩模图案，通过干式蚀刻而一次形成存储空穴mh、狭缝she、及空穴hr。其后，通过湿式剥离或灰化而去除抗蚀剂30。

更具体来说，存储空穴mh及空穴hr以到达p型阱11的方式开口。另一方面，狭缝she只要能够于每一串单元su将相当于选择栅极线sgd的最上层的4层绝缘层21分离即可，其沟槽的深度也可不到达p型阱11。此外，狭缝she更优选形成为不到达从相当于字线wl15的最上层起第五层的绝缘层21的深度。

此外，狭缝she的沟槽宽度也可窄于存储空穴mh及空穴hr的直径。如果使狭缝she的沟槽宽度窄于存储空穴mh及空穴hr的直径，那么狭缝she的蚀刻速率慢于存储空穴mh或空穴hr的蚀刻速率。另外，例如，在存储空穴mh及空穴hr、以及狭缝she中，根据空穴的形状及狭缝形状的不同而最合适的蚀刻条件不同。因此，如果在最适合空穴的形状的蚀刻条件下对狭缝she进行蚀刻，那么存在狭缝she的蚀刻速率慢于存储空穴mh及空穴hr的蚀刻速率的情况。根据这些影响，能够使狭缝she的沟槽深度浅于存储空穴mh或空穴hr的深度。

其次，如图20～图22所示，依序成膜区块绝缘膜13、电荷蓄积层14、隧道绝缘膜15、及半导体层16，并将这些埋入存储空穴mh、空穴hr及狭缝she。然后，通过蚀刻或cmp，将成膜于绝缘层20上的区块绝缘膜13、电荷蓄积层14、隧道绝缘膜15、及半导体层16去除，从而形成存储柱mp、虚设柱dp、及虚设线路dsl。

其次，如图23及图24所示，在成膜绝缘层(例如，sio2膜)22而被覆存储柱mp、虚设柱dp、及虚设线路dsl的表面后，使用光刻技术及蚀刻技术，以第二方向d2上的绝缘层21的端部(侧面)露出的方式沿着第一方向d1形成狭缝slt。

其次，如图25及图26所示，例如，通过使用100～200℃左右的磷酸溶液的湿式蚀刻而去除绝缘层21(例如，sin膜)。更具体来说，使蚀刻液自狭缝slt渗透而对绝缘层21进行蚀刻。由此，在串单元su内形成空隙(以下，称为“空隙部”)。此时，存储柱mp及虚设柱dp发挥以不使积层的绝缘层20因空隙部而变形的方式予以支撑的柱的作用。

其次，如图27及图28所示，例如，通过cvd(chemicalvapordeposition，化学气相沉积)而成膜势垒金属层24(例如，氮化钛(tin))及金属层23(例如，钨)，并埋入串单元su内的空隙部。此时，使金属层23的膜厚为埋入空隙部而未完全埋入狭缝slt的程度的膜厚。此外，此处对使用氮化钛作为势垒金属层24，且使用钨作为金属层23的情况进行了说明，但并不限定于这些情况，只要是导电性的材料即可。

其次，如图29所示，通过蚀刻而去除狭缝slt内的金属层23及势垒金属层24。由此，于每一配线层将各配线层的金属层23及势垒金属层24分离而形成选择栅极线sgd及sgs、以及字线wl。

其次，如图30所示，在狭缝slt内形成由绝缘层25(例如，sio2膜)所形成的侧壁。更具体来说，在成膜绝缘层25之后，通过干式蚀刻而进行绝缘层25的回蚀。由此，去除成膜在绝缘层22的表面及狭缝slt的底部的绝缘层25，从而在狭缝slt的侧壁形成由绝缘层25所形成的侧壁。

其次，如图31所示，例如，利用半导体层埋入狭缝slt的内部。然后，通过去除绝缘层22表面的半导体层而形成源极线接头li。

3关于本实施方式的效果

在本实施方式的构成中，能够利用相同材料埋入存储空穴mh、空穴hr、及狭缝she。更具体来说，能够使用区块绝缘膜13、电荷蓄积层14、隧道绝缘膜15、及半导体层16同时埋入存储空穴mh、空穴hr、及狭缝she。由此，因为能够一次形成存储柱mp、虚设柱dp、虚设线路dsl，所以能够削减制造步骤数量。因此，能够缩短制造时间，从而能够降低制造成本。

进而，在本实施方式中，能够一次形成存储空穴mh、空穴hr、及狭缝she。更具体来说，能够通过光刻法而一次形成存储空穴mh、空穴hr、及狭缝she的掩模图案。进而，能够同时对存储空穴mh、空穴hr、及狭缝she进行蚀刻。由此，能够削减制造步骤数量。因此，能够缩短制造时间，从而能够降低制造成本。

4变化例等

所述实施方式的半导体存储装置具备：第一串单元(su0@图6)，具备第一存储串(115@图6)，该第一存储串包含积层在半导体基板的上方的多个第一存储元件晶体管(mt@图6)、及设置在多个第一存储元件晶体管的上方的第一选择晶体管(st1@图6)；第二串单元(su1@图6)，具备第二存储串(115@图6)，该第二串单元包含积层在半导体基板的上方的多个第二存储元件晶体管(mt@图6)、及设置在多个第二存储元件晶体管的上方的第二选择晶体管(st1@图6)；多个第一配线层(wl@图6)，以共通连接于位于相同层的第一及第二存储元件晶体管的栅极的方式，连接于多个第一存储元件晶体管及多个第二存储元件晶体管；第二配线层(sgd0@图6)，连接于第一选择晶体管的栅极；第三配线层(sgd1@图6)，连接于第二选择晶体管的栅极，且与第二配线层位于相同层；第一柱(mp@图6)，贯通多个第一配线层与第二及第三配线层的一者而与半导体基板相接；第二柱(dp@图6)，不贯通第二及第三配线层，而贯通多个第一配线层的至少一者；以及第一线路(dsl@图6)，将第二配线层与第三配线层分离。第一柱、第二柱、及第一线路的各者包含半导体层(16@图6、7)、以及依序设置在半导体层的侧面的第一绝缘膜(15@图6、7)、电荷蓄积层(14@图6、7)、及第二绝缘膜(13@图6、7)。

通过应用所述实施方式，能够提供一种能够降低制造成本的半导体存储装置。此外，实施方式并不限定于如上所说明的方式，可进行各种变化。

例如，在所述实施方式中，通过抗蚀剂30来形成掩模图案，也可通过光刻法形成使用有绝缘膜或金属膜的硬质掩模，并将其作为掩模图案而使用。

例如，在所述实施方式中，也可设为3个以上的串单元共有su字线wl及选择栅极线sgs的构造。

例如，所述实施方式中，绝缘层21也可不为包含硅及氮的绝缘层。只要是能够充分地获得与绝缘层20的利用湿式蚀刻的蚀刻选择比的材料即可。进而，湿式蚀刻并不限定于使用磷酸溶液的湿式蚀刻。

进而，所述实施方式中的“连接”也包括例如使晶体管或电阻等其他物体介于之间而间接地连接的状态。

对本发明的若干个实施方式进行了说明，这些实施方式是作为例而提出的，并不意图限定发明的范围。这些实施方式可利用其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地，包含在权利要求书中所记载的发明及其均等的范围中。

此外，在本发明的各实施方式中，也可为如下所示。例如，存储元件晶体管mt能够保持2位(4值)的数据，在将保持4值的任一者时的阈值电平从低至高设为e电平(删除电平)、a电平、b电平、及c电平时，

(1)在读出动作中，

对在a电平的读出动作选择的字线施加的电压例如为0v～0.55v之间。并不限定于此，也可设为0.1v～0.24v、0.21v～0.31w、0.31v～0.4v、0.4v～0.5v、及0.5v～0.55v的任一者之间。

对在b电平的读出动作选择的字线施加的电压例如为1.5v～2.3v之间。并不限定于此，也可设为1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、及2.1v～2.3v的任一者之间。

对在c电平的读出动作选择的字线施加的电压例如为3.0v～4.0v之间。并不限定于此，也可设为3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、及3.6v～4.0v的任一者之间。

作为读出动作的时间(tr)，例如可设为25μs～38μs、38μs～70μs、或70μs～80μs之间。

(2)写入动作如上所述包含编程动作及检验动作。在写入动作中，

最初对在编程动作时所选择的字线施加的电压例如为13.7v～14.3v之间。并不限定于此，例如，也可设为13.7v～14.0v及14.0v～14.6v的任一者之间。

也可改变在写入第奇数个字线时的最初对所选择的字线施加的电压与在写入第偶数个字线时的最初对所选择的字线施加的电压。

将编程动作设为ispp方式(incrementalsteppulseprogram，增量步进脉冲编程)时，作为递升的电压，例如可列举0.5v左右。

作为施加至非选择的字线的电压，例如可设为6.0v～7.3v之间。并不限定于这种情况，例如，也可设为7.3v～8.4v之间，还可设为6.0v以下。

也可根据非选择的字线是第奇数个字线，还是第偶数个字线而改变施加的导通电压。

作为写入动作的时间(tprog)，例如设为1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之间。

(3)在删除动作中，

最初对形成在半导体基板上部、且在上方配置有所述存储元件的阱施加的电压例如为12v～13.6v之间。并不限定于这种情况，例如，也可为13.6v～14.8v、14.8v～19.0v、19.0～19.8v、或19.8v～21v之间。

作为删除动作的时间(terase)，例如可设为3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之间。

(4)存储元件的构造为如下，即

具有电荷蓄积层，该电荷蓄积层隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体基板(硅基板)上。该电荷蓄积层能够设为膜厚为2～3nm的sin、或sion等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，在多晶硅中，也可添加ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有膜厚为4～10nm的氧化硅膜，该氧化硅膜介于膜厚为3～10nm的下层high-k(高介电常数)膜与膜厚为3～10nm的上层high-k膜之间。high-k膜可列举hfo等。另外，能够使氧化硅膜的膜厚厚于high-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为tao等金属氧化膜、tan等金属氮化膜。控制电极能够使用w等。

另外，能够在存储元件间形成气隙。

[符号的说明]

1半导体基板

10n型井阱

11p型井阱

12n⁺型扩散层

13、15、20、21、22、25绝缘层

14电荷蓄积层

16半导体层

23、24金属层

30抗蚀剂

100nand型闪存

110核心部

111存储元件阵列

112行解码器

113读出放大器

114源极线驱动器

115nand串

120周边电路

121定序器

122电压产生电路