超结器件的制作方法

本发明涉及一种半导体集成电路制造，特别是涉及一种超结(super junction)器件。

背景技术：

超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结器件为例进行介绍。由图1可知，N型超结器件包括：

多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。

栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于

源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm²以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。

P型沟道区5，P型沟道区5的掺杂剂量通常是在3e13/cm²～1e14/cm²之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。

空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。

N型外延层7，其掺杂的体浓度通常是在1e15/cm³～5e16/cm³之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。

P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。

P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。

N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm³以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。

N型缓冲层8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。

结型场效应晶体管(JFET)注入区10，图1所示的结构是平面栅结构，平面栅结构会存在寄生的JFET，JFET注入区10的掺杂类型和所述N型外延层7相同，通过增加JFET注入区10后能够降低导通电阻；相反如果没有JFET注入区10，沟通电阻会增加。

超结器件作为一个开关器件，是由栅极来控制器件的导通和关断。通常栅极为高电压的时候如Vgs>5V时，器件导通，Vgs为栅源电压，通常源极电压接地，。当栅极为低电压的时候，器件关断。根据在开关过程中，根据漏源电压的大小，可以把开关过程分成两种，即软开关和硬开关。如果在超结器件开启时，漏源电压接近于0，我们认为是软开关(Zero Voltage Switching,ZVS)；当超结器件开启时，漏源电压依然很高，我们认为是硬开关。软开关，器件的开关损耗小，对于降低器件的开关损耗有着非常重大的意义，因此是被广泛采用的结构。在这里以硅基的N型超结MOSFET为例进行介绍。

为了实现软开关，通常需要器件的寄生二极管导通，该寄生二极管为沟道区7和所述漂移区7即N型外延层7形成寄生体二极管，寄生体二极管导通使得器件漏源两端的电压是被限制在一个二极管的导通压降，对于硅器件来说，大概是在0.8-0.9V之间，因此可以实现低的漏源电压。随着MOSFET栅压的开启，器件的一部分电流被沟道分走，寄生体二极管的电流降低，而且随着MOSFET电流的反向，MOSFET的漏源电压为正，这个值为MOSFET的电流乘以电阻，MOSFET的寄生体二极管发生反向恢复。也即前面寄生体二极管导通的时候注入的电子和空穴对，一方面会在体内发生复合，另一方面会因为漏源的正电压而导致寄生体二极管发生反向恢复，从而减小漂移区多余的空穴。在理想情况下，在MOSFET再次关断的时候，寄生体二极管导通时所注入的少子(空穴)会减小到0。但是在某些场合，MOSFET关断的时候，仍有较多的空穴残留，这个时候MOSFET会发生反向恢复。大的反向恢复电流会增加MOSFET的损耗，也有可能会导致寄生的三极管导通，从而导致器件的损坏。

技术实现要素：

本发明所要解决的技术问题是提供一种超结器件，能降低所述超结器件的最大反向恢复电流(Irrm)。

为解决上述技术问题，本发明提供的超结器件包括：

由交替排列的N型柱和P型柱组成的超结结构。

在各所述P型柱的顶部形成有P型掺杂的沟道区，各所述沟道区还延伸到所述N型柱的顶部。

各所述N型柱作为超结器件的漂移区，在各所述N型柱的顶部都分别形成有相互隔开的栅极结构一和栅极结构二。

所述栅极结构一对所述N型柱的第一侧顶部的所述沟道区进行覆盖并用于形成沟道一；所述栅极结构二对所述N型柱的第二侧顶部的所述沟道区进行覆盖并用于形成沟道二。

在各所述沟道区中都形成有由N+区组成的源区和由P+区组成的沟道引出区，各所述源区和各所述沟道引出区都连接到由正面金属层组成的源极。

由N+区组成的漏区位于超结结构的底部，在所述漏区的底部形成有由背面金属层组成的漏极。

所述栅极结构一包括栅介质层一和电极材料一，所述栅极结构二包括栅介质层二和电极材料二；所述电极材料一连接到由正面金属层组成得到栅极；所述电极材料二连接到所述源极。

所述栅极结构一形成所述沟道一的阈值电压一大于所述栅极结构二形成所述沟道二的的阈值电压二。

所述沟道区和所述漂移区形成寄生体二极管。

超结器件正向导通时，所述栅极所加的电压大于所述阈值电压一，所述漏极电压大于所述源极电压，所述沟道一导通，所述沟道二截止，所述寄生体二极管截止。

超结器件反向导通时，所述栅极所加的电压小于所述阈值电压一，所述沟道一截止，所述寄生体二极管正向导通，所述源极电压大于所述漏极电压且二者差值等于所述寄生体二极管的正向导通压降，所述阈值电压二要求小于所述寄生体二极管的正向导通压降，使得所述沟道二导通，通过所述沟道二导通减少各所述N型柱表面区域的空穴浓度，从而降低所述超结器件的最大反向恢复电流。

进一步的改进是，所述栅极结构一和所述栅极结构二都为沟槽栅结构；或者，所述栅极结构一和所述栅极结构二中的一个为沟槽栅结构、另一个为平面栅结构；或者，所述栅极结构一和所述栅极结构二都为平面栅结构。

进一步的改进是，：所述栅极结构一和所述栅极结构二都为平面栅结构时，在各所述N型柱的表面区域中形成有N型掺杂的JFET注入区，所述JFET注入区位于所述N型柱顶部的两所述沟道区之间。

进一步的改进是，所述JFET注入区由所述栅极结构一和所述栅极结构二之间的间隔区域的边缘自对准；或者所述JFET注入区由光刻工艺定义。

进一步的改进是，所述栅极结构二的单位电容密度至少比所述栅极结构一的单位电容密度大20％，使所述阈值电压二小于所述阈值电压一。

进一步的改进是，通过调节所述栅介质层二的厚度、介电常数(k)或所述电极材料二的功函数来使所述阈值电压二达到要求值。

进一步的改进是，所述栅介质层一和所述栅介质层二的材料相同，所述栅介质层二的厚度小于所述栅介质层一的厚度并通过降低所述栅介质层二的厚度使所述阈值电压二到达要求值，所述栅介质层二的厚度越小所述阈值电压二越小。

进一步的改进是，所述栅介质层一和所述栅介质层二的材料都为氧化硅。

进一步的改进是，所述栅介质层二的介电常数大于所述栅介质层一的介电常数，所述栅介质层二的介电常数越高所述阈值电压二越小。

进一步的改进是，所述栅介质层一的材料为SiO₂，所述栅介质层二的的材料为Si₃N₄；或者，所述栅介质层一的材料为SiO₂，所述栅介质层二的的材料为HfO₂；或者，所述栅介质层一的材料为SiO₂，所述栅介质层二的的材料为Si₃N₄和SiO₂的叠层。

进一步的改进是，所述电极材料一为多晶硅或金属，所述电极材料二为多晶硅或金属。

进一步的改进是，所述电极材料一和所述电极材料二都为多晶硅时，所述电极材料一为N+掺杂，所述电极材料二为N+掺杂或P+掺杂，利用N+掺杂的多晶硅的功函数比P+掺杂的多晶硅的功函数小的特点，使所述阈值电压二比所述阈值电压一降低。

进一步的改进是，所述阈值电压一为2.5V～3.5V；所述阈值电压二为0.3V～0.5V。

进一步的改进是，通过调节所述栅极结构一和所述栅极结构二的间距调节器件的栅漏电容。

进一步的改进是，所述超结器件为硅基器件，所述超结结构形成于硅衬底上；或者，所述超结器件为SiC基器件，所述超结结构形成于SiC衬底上。

本发明通过将在各N型柱的顶部都分别设置互相隔开的栅极结构一和二，且将栅极结构一和二的所对应阈值电压设置为不同，将栅极结构一设置具有较高的阈值电压一，从而能控制整个超结器件的导通和关断，而栅极结构二所对应的阈值电压二则设置的比较低且低于寄生体二极管正向导通压降、而且将栅极结构二连接到超结器件的源极，这样能够在超结器件正向导通时是栅极结构二所对应的沟道二断开，而在超结器件反向导通时通过寄生体二极管正向导通使栅极结构二也导通，从而能够降低寄生体二极管正向导通在漂移区表面形成的空穴浓度，从而能降低超结器件的最大反向恢复电流。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有超结器件的结构图；

图2是本发明第一实施例超结器件的结构图；

图3是图1所示现有超结器件和图2所示本发明第一实施例超结器件的等效电路比较图；

图4是图2所示本发明第一实施例超结器件的寄生体二极管的正向导通时漂移区中的空穴分布示意图以及作为比较的图1所示现有超结器件的寄生体二极管的正向导通时漂移区中的空穴分布示意图；

图5是图2所示本发明第一实施例超结器件中的线AA’的示意图；

图6A是本发明第一实施例超结器件的寄生体二极管的正向导通时沿图5中线AA’位置的空穴分布曲线以及作为比较的现有器件的空穴分布曲线；

图6B是本发明第一实施例超结器件的反向恢复的仿真曲线以及作为比较的现有器件的反向恢复的仿真曲线；

图6C是本发明第一实施例超结器件做降低少子寿命的变化后的反向恢复的仿真曲线以及作为比较的现有器件做降低少子寿命的变化后的反向恢复的仿真曲线；

图7是本发明第二实施例超结器件的结构图；

图8是本发明第三实施例超结器件的结构图；

图9是本发明第四实施例超结器件的结构图；

图10是本发明第五实施例超结器件的结构图。

具体实施方式

如图2所示，是本发明第一实施例超结器件的结构图；本发明第一实施例超结器件包括：

由交替排列的N型柱7和P型柱6组成的超结结构。所述N型柱7由N型外延层直接组成，P型柱6通过在N型外延层中形成沟槽然后进行P型硅填充形成，在其它实施例中P型柱6也能采用多次外延加光刻以及离子注入形成。

在各所述P型柱6的顶部形成有P型掺杂的沟道区5，各所述沟道区5还延伸到所述N型柱7的顶部。所述沟道区5也呈P型体区(P-body)，一般采用P阱工艺形成。

各所述N型柱7作为超结器件的漂移区7，在各所述N型柱7的顶部都分别形成有相互隔开的栅极结构一301a和栅极结构二302a。

所述栅极结构一301a对所述N型柱7的第一侧顶部的所述沟道区5进行覆盖并用于形成沟道一；所述栅极结构二302a对所述N型柱7的第二侧顶部的所述沟道区5进行覆盖并用于形成沟道二。

在各所述沟道区5中都形成有由N+区组成的源区3和由P+区组成的沟道引出区4，各所述源区3和各所述沟道引出区4都连接到由正面金属层组成的源极。

由N+区组成的漏区9位于超结结构的底部，在所述漏区9的底部形成有由背面金属层组成的漏极。漏区9一般由N+掺杂的半导体衬底减薄后直接形成或由半导体衬底减薄后再做N+掺杂形成。

本发明第一实施例中，在所述超结结构即所述N型柱7和所述半导体衬底9即漏区9之间形成由N型缓冲层8，N型缓冲层8主要目的是为了防止因为工艺的热过程，重掺杂的半导体衬底9的杂质原子扩散到漂移区7，造成漂移区7的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟所述N型柱7和的掺杂浓度基本保持一致。

所述栅极结构一301a包括栅介质层一2和电极材料一1，所述栅极结构二302a包括栅介质层二12和电极材料二11；所述电极材料一1连接到由正面金属层组成得到栅极；所述电极材料二11连接到所述源极。

所述栅极结构一301a形成所述沟道一的阈值电压一大于所述栅极结构二302a形成所述沟道二的的阈值电压二。

所述沟道区5和所述漂移区7形成寄生体二极管。

超结器件正向导通时，所述栅极所加的电压大于所述阈值电压一，所述漏极电压大于所述源极电压，所述沟道一导通，所述沟道二截止，所述寄生体二极管截止。

超结器件反向导通时，所述栅极所加的电压小于所述阈值电压一，所述沟道一截止，所述寄生体二极管正向导通，所述源极电压大于所述漏极电压且二者差值等于所述寄生体二极管的正向导通压降，所述阈值电压二要求小于所述寄生体二极管的正向导通压降，使得所述沟道二导通，通过所述沟道二导通减少各所述N型柱7表面区域的空穴浓度，从而降低所述超结器件的最大反向恢复电流。

本发明第一实施例中，所述栅极结构一301a和所述栅极结构二302a都为平面栅结构。所述栅极结构二302a的单位电容密度至少比所述栅极结构一301a的单位电容密度大20％，使所述阈值电压二小于所述阈值电压一。

本发明第一实施例中，所述超结器件为硅基器件，所述超结结构形成于硅衬底上。在其它实施例中也能为：所述超结器件为SiC基器件，所述超结结构形成于SiC衬底上。

如图3所示，是图1所示现有超结器件和图2所示本发明第一实施例超结器件的等效电路比较图；比较图1和图2所示可知，图1的栅极结构为一连续的整体结构即在漂移区7的表面上仅由一个连续的多晶硅栅1，多晶硅栅1的顶部连接到栅极，图3中G表示栅极，S表示源极，D表示漏极；而图2所示的本发明第一实施例中的栅极结构包括隔离开来的栅极结构一和栅极结构二，栅极结构一的多晶硅栅1和底部的栅介质层2和图1的栅极结构相同即具有相同的阈值电压且栅极结构一的多晶硅栅1也连接到栅极；而栅极结构二的多晶硅栅11和底部的栅介质层12组成的结构的阈值电压更低且多晶硅栅11连接到源极。图3中，标记201所示的MOSFET表示图1所示的现有超结器件的单元，可以看出用Normal Vt表示了现有超结器件的阈值电压；在本领域中，Vt表示器件的阈值电压，Normal Vt也即超结器件正常工作时的对应的阈值电压，大小一般为3V附件。标记202所示的等效电路中包括了两个MOSFET，分别用标记202a和202b标出，其中标记202a所示的MOSFET的阈值电压以及多晶硅栅的连接方式都和标记201所对应的现有结构相同；标记202b所示的MOSFET的阈值电压即阈值电压二用Low Vt表示，表示阈值电压二比Normal Vt表示的阈值电压一更低，Low Vt通知为0.3V～0.5V。

如图4所示，是图2所示本发明第一实施例超结器件的寄生体二极管的正向导通时漂移区中的空穴分布示意图以及作为比较的图1所示现有超结器件的寄生体二极管的正向导通时漂移区中的空穴分布示意图。

在图1所示的现有超级结器件中，在寄生体二极管导通的时候，漏区9会向漂移区7中注入大量的电子，沟道区5会向漂移区7注入大量的空穴。为了更加形象的表示，在图4中漏区9还用N+标出，漂移区7用Drift Region标出，沟道区5用P-body即体区标出。由于存在电子和空穴的注入，超级结器件即使采用了电荷平衡的方法来提高漂移区7的掺杂浓度，但是其浓度依然比注入的电子和空穴低的多，符合大注入条件。对于现有超结器件，通常漂移区7的掺杂浓度在2e15cm^-3附近，注入的空穴是自身掺杂浓度的20倍以上，因此有非常大的少子注入，这会导致反向恢复的时候有非常大的反向恢复电流。

在大注入情况下，可以近似的认为漂移区7的电子和空穴浓度基本相等。图4中，漂移区7的长度表示为2d，漂移区7的两端分别用-d和+d表示，图4中用n＝p表示空穴浓度和电子浓度基本相等。曲线101表示图1所示的现有结构的空穴分布示意曲线，n(-d)表示-d位置处的空穴浓度，n(+d)表示+d位置处的空穴浓度；曲线102表示图2所示的本发明第一实施例结构的空穴分布示意曲线，n’(-d)表示-d位置处的空穴浓度，n’(+d)表示+d位置处的空穴浓度。

通过曲线101可以看出，-d位置处的空穴浓度n(-d)高于+d位置处的空穴浓度n(+d)，这是因为对于硅器件，电子的迁移率大于空穴的迁移率。对于现有超级结器件，通常漂移区的掺杂浓度在2e15cm^-3附近，而注入的空穴浓度会是自身掺杂浓度的20倍以上，因此有非常大的少子注入，这会导致反向恢复的时候有非常大的反向恢复电流。

而通过曲线102可以看出，本发明第一实施例中通过设置栅极结构二之后，在寄生体二极管导通时，由于寄生体二极管正向导通时的压降约为0.8V，这样在图3中的标记202b所对应的MOSFET中，源极S接地为0V，由于源极S比漏极D高0.8V，故漏极D为-0.8V，这样，标记202b所对应的MOSFET的多晶硅栅的电压和漏极D的电压差为0.8V，大于阈值电压二，故标记202b所对应的MOSFET会导通，导通时实际的源漏正好相反，故为反向导通；所以，在寄生体二极管导通时图3中的标记202b所对应的MOSFET会导通，也即栅极结构二所对应的沟道会导通，这样会降低寄生体二极管的表面位置处的空穴浓度，也即曲线102中，-d位置处的空穴浓度n’(-d)会从现有的n(-d)的基础上降低，并使得空穴浓度n’(-d)低于+d位置处的空穴浓度n’(+d)。也即在所述漂移区7的表面的空穴浓度低，在体内的空穴浓度高，这种空穴分布能够降低在反向恢复过程中的最大反向恢复电流。

由图3所示可知，当超结器件正常工作时，由于源极S接地，漏极D为高压，标记202b所对应的MOSFET的多晶硅栅和源极S的电压相等且小于漏极D的电压，故标记202b所对应的MOSFET会关闭。也即栅极结构二所对应的沟道二会截止，所以本发明第一实施例设置的栅极结构二并不会影响器件的正常工作。

由于阈值电压一和二是分别通过对栅极结构一和二的参数进行设置来确定的，本发明第一实施例中，所述栅介质层一2和所述栅介质层二12的材料相同且都为氧化硅，所述栅介质层二12的厚度小于所述栅介质层一2的厚度并通过降低所述栅介质层二12的厚度使所述阈值电压二到达要求值，所述栅介质层二12的厚度越小所述阈值电压二越小。所述电极材料一1和所述电极材料二11都为多晶硅。本发明第一实施例中，通过调节所述栅介质层一2和所述栅介质层二12的厚度分别使所述阈值电压一为2.5V～3.5V以及使所述阈值电压二为0.3V～0.5V。2.5V～3.5V的所述阈值电压一能够防止超结器件误开启；所述寄生体二极管的正向导通压降一般为0.8V，所以阈值电压二会小于所述寄生体二极管的正向导通压降。具体厚度设计中，所述栅介质层二12的厚度只有所述栅介质层一2的厚度的1/3甚至更低；如：将所述栅介质层一2设置为是所述阈值电压以为3.4V，将所述栅介质层二12设置为是所述阈值电压以为0.5V。

对应栅极结构的设置，除了上述设置之外，在其它实施例中也能为：通过调节所述栅介质层二12的厚度、介电常数或所述电极材料二11的功函数来使所述阈值电压二达到要求值；所述栅介质层二12的厚度、介电常数和所述电极材料二11的功函数这三个参数中，能够选择一个进行调节或者几个组合进行调节。较佳为，本发明第一实施例中，所述栅介质层一2和所述栅介质层二12的材料相同且采用氧化硅之外的其它材料，所述栅介质层二12的厚度小于所述栅介质层一2的厚度并通过降低所述栅介质层二12的厚度使所述阈值电压二到达要求值，所述栅介质层二12的厚度越小所述阈值电压二越小。也能为：所述栅介质层二12的介电常数大于所述栅介质层一2的介电常数，即所述栅介质层二12采用高k材料，所述栅介质层二12的介电常数越高所述阈值电压二越小；所述栅介质层一2的材料为SiO₂，所述栅介质层二12的的材料为Si₃N₄；或者，所述栅介质层一2的材料为SiO₂，所述栅介质层二12的的材料为HfO₂；或者，所述栅介质层一2的材料为SiO₂，所述栅介质层二12的的材料为Si₃N₄和SiO₂的叠层。在其它实施例中，也能为：所述电极材料一1为多晶硅或金属，所述电极材料二11为多晶硅或金属；较佳为，所述电极材料一1和所述电极材料二11都为多晶硅时，所述电极材料一1为N+掺杂，所述电极材料二11为N+掺杂或P+掺杂，利用N+掺杂的多晶硅的功函数比P+掺杂的多晶硅的功函数小的特点，使所述阈值电压二比所述阈值电压一降低；N+掺杂的多晶硅具有简并的导带，P+掺杂的多晶硅具有简并的价带；由于N+掺杂的多晶硅的功函数和P+掺杂的多晶硅的功函数之间相差一个硅的禁带宽度约1.12eV，通过多晶硅的掺杂类型的改变能够改变1.12eV的功函数，能够对阈值电压改变1.12V。

如图5是图2所示本发明第一实施例超结器件中的线AA’的示意图；如图6A所示，曲线104为本发明第一实施例超结器件的寄生体二极管的正向导通时沿图5中线AA’位置的空穴分布曲线，曲线103为现有器件的空穴分布曲线；图5中的横坐标的距离为对应位置和漂移区7的表面的距离，单位为微米；纵坐标为空穴浓度，单位为cm^-3；比较曲线103和104可知，在漂移区7的表面位置处，B点的值要小于A点的值，故本发明第一实施例能显著降低漂移区7的表面的空穴浓度，从而能降低器件的Irrm。

如图6B所示，曲线106是本发明第一实施例超结器件的反向恢复的仿真曲线，曲线105是作为比较的现有器件的反向恢复的仿真曲线；比较曲线105和106可以看出，可以发现采用本发明第一实施例结构后，最大反向恢复的电流由14.3A降低为11.8A，降低了18％。

在其它实施例中，业界还会采用降低少子寿命的方法，通过降低少子寿命可以减小电子和空穴的注入，从而可以降低Irrm。降低少子寿命通常有辐照或者是掺入Pt/Au等金属。本发明第一实施例同样可以适用于这种情况。如图6C所示，曲线108是本发明第一实施例超结器件做降低少子寿命的变化后的反向恢复的仿真曲线，曲线107是作为比较的现有器件做降低少子寿命的变化后的反向恢复的仿真曲线；同时比较曲线105和107可知，在降低少子寿命以后，现有超结器件的Irrm由原来的14.3A降低为现在的10.0A；同时比较曲线106和108可知，本发明第一实施例超结器件的Irrm由原来的11.8A降低为现在的8.0A。比较曲线107和108可知，本发明第一实施例的Irrm的8.0A还是要比现有结构的10.8A要低，这证明本发明实施例不管在器件做了降低少子寿命还是没有降低少子寿命，均适用，具有普适性。

如图7所示，是本发明第二实施例超结器件的结构图；本发明第二实施例和本发明第一实施例的区别之处为，本发明第二实施例中：

栅极结构一301b和栅极结构二302b都为沟槽栅结构；栅极结构一301b包括形成于沟槽内侧表面的栅介质层一22和填充于沟槽中的多晶硅栅21；栅极结构二302b包括形成于沟槽内侧表面的栅介质层二24和填充于沟槽中的多晶硅栅23。

在其它实施例中，还能为：所述栅极结构一和所述栅极结构二中的一个为沟槽栅结构、另一个为平面栅结构。

如图8所示，是本发明第三实施例超结器件的结构图；本发明第三实施例是在本发明第一实施例的基础上所做的进一步的改进，本发明第三实施例和本发明第一实施例的区别之处为，本发明第三实施例还包括：所述栅极结构一301a和所述栅极结构二302a都为平面栅结构时，在各所述N型柱7的表面区域中形成有N型掺杂的JFET注入区33，所述JFET注入区33位于所述N型柱7顶部的两所述沟道区5之间；所述JFET注入区33主要用于降低器件的导通电阻。所述JFET注入区33由所述栅极结构一301a和所述栅极结构二302a之间的间隔区域的边缘自对准，这种情形不再需要光刻板，而直接采用普打注入的方式即全面注入的方式形成。在其它实施例中，也能为：或者所述JFET注入区33由光刻工艺定义，这时需要首先通过光刻工艺定义出所述JFET注入区33的形成区域，再进行离子注入形成。

如图9所示，是本发明第四实施例超结器件的结构图；本发明第四实施例是在本发明第一实施例的基础上所做的进一步的改进，本发明第四实施例和本发明第一实施例的区别之处为，本发明第四实施例还包括：通过调节所述栅极结构一301b和所述栅极结构二302a的间距调节器件的栅漏电容即Cgd。为了更加形象的表示，在图9中用Space表示所述栅极结构一301a和所述栅极结构二302a的间距。本发明第四实施例中，所述栅极结构二302a设置后不但能够降低器件的Irrm，还同时能降低器件的栅漏耦合电容，栅漏耦合电容会大幅度的减小。本发明第四实施例中，通过调整两个多晶硅栅1和11之间的距离即Space来调节Cgd电容。由于所述栅极结构二302a的多晶硅栅11相当于是源极，减小多晶硅栅1和11之间的距离Space，可以大幅降低Cgd电容。距离Space受制于工艺的控制能力，距离Space越小Cgd越小；器件的Cgd越小，开关速度越快，开关损耗越小。一个可以优选的距离是0.5微米。

如图10所示，是本发明第五实施例超结器件的结构图；本发明第五实施例和本发明第四实施例的区别之处为，本发明第五实施例还包括：所述栅极结构一301b和所述栅极结构二302b都为沟槽栅。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。