沟槽栅IGBT的制作方法
技术领域
本发明涉及一种有效应用于具有浮置的P型区域的IE(Injection Enhancement：注射增强)型沟槽栅(Trench Gate)IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)等的功率类半导体器件(或者半导体集成电路器件)中的装置结构技术等的技术。
背景技术：
在日本特开平6-13621号公报(专利文献1)中公开了以下技术：在沟槽型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)中，在沟槽下端部设置P+区域，由此缓和向沟槽下端部集中集中电场。
在日本特开2005-340626号公报(专利文献2)或者与此对应的美国专利公开2009-39386号公报(专利文献3)中公开了以下技术：在IE型IGBT中，在浮置单元部中设置比沟槽深的浮置P型区域，并且设置其它浮置P型区域，该其它浮置P型区域包围浮置单元部与有源(active)单元部的之间的沟槽下端部，与浮置P型区域相连结。
在日本特表2002-534811号公报(专利文献4)或者与此对应的美国专利第6445048号公报(专利文献5)中公开了以下技术：在IE型IGBT中，在浮置单元部中设置比沟槽深的浮置P型区域，并且在单元区域整体的外周部中设置包括与浮置单元部类似的结构的终端结构。
在日本特开2009-43782号公报(专利文献6)中公开了以下技术：在IE型IGBT中设置具有与沟槽相同深度的浮置P型区域。
在日本特开2000-307116号公报(专利文献7)中公开了以下技术：在IE型IGBT中除了设置在浮置单元部整体中设置的浅浮置P型区域以外，仅在浮置单元部的中央部中还设置比沟槽深的浮置P体区。
在日本特开2010-50307号公报(专利文献8)中公开了以下技术：在并非IE型而一般型的IGBT中，在包括沟槽的下端部的区域内设置N型空穴势垒区域。
在先技术文献
专利文献
专利文献1：日本特开平6-13621号公报
专利文献2：日本特开2005-340626号公报
专利文献3：美国专利公开2009-39386号公报
专利文献4：日本特表2002-534811号公报
专利文献5：美国专利第6445048号公报
专利文献6：日本特开2009-43782号公报
专利文献7：日本特开2000-307116号公报
专利文献8：日本特开2010-50307号公报
技术实现要素：
作为导通电阻低的IGBT，广泛使用着沟槽IGBT，但是为了进一步加快传导率调制，开发出了利用IE(Injection Enhancement：注射增强)效果的IE型沟槽IGBT。在该IE型沟槽IGBT中，在单元区域内，交替或者梳齿状地配置实际与发射电极相连接的有源单元以及具有浮置P体区的待用(inactive)单元(或者浮置单元)，由此构成为在半导体衬底的装置主面侧(发射极侧)容易累积空穴(正空穴)。
在此，本申请的发明者进行研究的结果可知，在作为要使IE型沟槽IGBT中的传导率调制进一步加快以及使装置简单化而扩大待用单元的宽度时，在待用单元中不存在发射极触点，因此耐压迅速地下降。
本申请的发明是为了解决这些问题而完成的。
本发明的目的在于提供一种可靠性高的半导体器件以及半导体器件的制造工艺。
根据本说明书的记述以及附图可知本发明的上述目的、其它目的以及新特征。
简单说明本申请中公开的发明中具有代表性的技术方案的概要如下。
即，在本申请的一个发明中，在IE型沟槽IGBT中，构成单元区域的各线状单位单元区域主要由线状有源单元区域和线状待用单元区域构成，该线状有源单元区域在其长度方向上被分割为具有发射区域的有源区和待用区。
简单说明本申请所公开的发明中具有代表性的技术方案的概要如下。
即，在IE型沟槽IGBT中，构成单元区域的各线状单位单元区域主要由线状有源单元区域和线状待用单元区域构成，该线状有源单元区域在其长度方向上被分割为具有发射区域的有源区和待用区，因此能够进一步加强IE效果。
附图说明
图1是用于说明本申请的主要实施方式的轮廓的IE型沟槽栅IGBT装置芯片的单元区域及其周边的上表面模式布局图。
图2是与图1的单元区域端部切出区域R1的A-A’剖面对应的装置模式剖面图。
图3是与图1的单元区域内部切出区域R2的B-B’剖面对应的装置模式剖面图。
图4是与本申请实施方式1(一维有源单元稀疏结构：与图6至图8对应)有关的图1的线状单位单元区域及其周边R5的放大俯视图。
图5是与本申请实施方式5(二维有源单元稀疏结构：与图30至图32对应)有关的图1的线状单位单元区域及其周边R5的放大俯视图。
图6是与本申请实施方式1(也与其它实施方式公用)的IE型沟槽栅IGBT装置芯片的整体俯视图(大致与图1对应，更接近具体形状)。
图7是图6的单元区域内部切出区域R3的放大俯视图(P型深浮置&空穴势垒线状单位单元结构)。
图8是与图7的D-D’剖面对应的装置剖面图。
图9是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(空穴势垒区域导入工序)的装置剖面图。
图10是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P型浮置区域导入工序)的装置剖面图。
图11是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工用硬掩模成膜工序)的装置剖面图。
图12是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽硬掩模加工工序)的装置剖面图。
图13是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽硬掩模加工用抗蚀剂除去工序)的装置剖面图。
图14是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工工序)的装置剖面图。
图15是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工用硬掩模除去工序)的装置剖面图。
图16是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(延长扩散以及栅极氧化工序)的装置剖面图。
图17是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极多晶硅成膜工序)的装置剖面图。
图18是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极多晶硅回蚀工序)的装置剖面图。
图19是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极氧化膜回蚀工序)的装置剖面图。
图20是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P型体区以及N+型发射区域导入工序)的装置剖面图。
图21是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(层间绝缘膜成膜工序)的装置剖面图。
图22是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(触点空穴形成工序)的装置剖面图。
图23是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(衬底蚀刻工序)的装置剖面图。
图24是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P+型体触点区域以及P+型锁定防止区域导入工序)的装置剖面图。
图25是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(表面金属成膜工序)的装置剖面图。
图26是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(背面磨削以及背面杂质导入工序)的装置剖面图。
图27是用于说明与本申请实施方式2(P型深浮置结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。
图28是用于说明与本申请实施方式3(P/N型浮置&空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。
图29是用于说明与本申请实施方式4(深空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。
图30是用于说明与本申请实施方式5(有源单元二维稀疏结构中的有源区分散结构)的装置结构的与图7对应的放大俯视图。
图31是与图30的D-D’剖面对应的装置剖面图。
图32是与图30的E-E’剖面对应的装置剖面图。
图33是用于说明与本申请实施方式6(有源单元二维稀疏结构中的局部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。
图34是与图33的D-D’剖面对应的装置剖面图。
图35是与图33的E-E’剖面对应的装置剖面图。
图36是与图33的F-F’剖面对应的装置剖面图。
图37是用于说明与本申请实施方式7(有源单元二维稀疏结构中的全部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。
图38是与图37的D-D’剖面对应的装置剖面图。
图39是与图37的E-E’剖面对应的装置剖面图。
图40是与图37的F-F’剖面对应的装置剖面图。
图41是用于说明与本申请实施方式8(有源单元二维稀疏结构中的局部N+型浮置-待用区结构)的装置结构的与图7对应的放大俯视图。
图42是与图41的D-D’剖面对应的装置剖面图。
图43是与图41的E-E’剖面对应的装置剖面图。
图44是用于说明与本申请实施方式9(有源单元二维稀疏结构中的全部N+型浮置-待用区结构)的装置结构的与图7对应的放大俯视图。
图45是与图44的E-E’剖面对应的装置剖面图。
图46是用于说明与本申请实施方式10(有源单元二维稀疏结构中的全部N+型浮置-待用区和局部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。
图47是与图46的E-E’剖面对应的装置剖面图。
图48是与图46的F-F’剖面对应的装置剖面图。
图49是用于说明与本申请实施方式11(背面铝掺杂结构)的装置结构及其制法的装置背面的局部详细剖面图。
图50是用于说明与本申请实施方式12(单元区域周边结构：虚拟单元和周边接合触点结构)的装置结构的图6的单元区域角部切出区域R4的放大俯视图。
图51是与图50的G-G’剖面对应的装置剖面图。
图52是与图50的H-H’剖面对应的装置剖面图。
图53是用于说明与本申请实施方式13(单元区域周边结构：广域周边接合结构)的装置结构的图6的单元区域角部切出区域R4的放大俯视图。
图54是与图53的K-K’剖面对应的装置剖面图。
图55是用于说明与本申请实施方式14(单元区域周边结构：虚拟单元下空穴势垒结构)的装置结构的与图50的G-G’剖面对应的装置剖面图。
图56是与图6至图8对应的IE型沟槽IGBT装置“X”以及具有与其同等的导通电阻等的非IE型沟槽IGBT装置“Y”(比较例)的深度方向的空穴浓度分布。
图57是表示在使图56的装置“X”和“Y”的结晶电阻率发生变化的情况下的开关损失的比率(以每个装置的结晶为低浓度的情况为基准)的变化的曲线图。
图58是更详细图示与图50大致相同的部分(特别是单元区域外的周边部分)的图6的单元区域角部切出区域R4及其周边的放大俯视图。
图59是与图50的H-H’剖面对应的装置剖面图(大致图52对应的)。
图60是用于说明代表实施方式的一个轮廓的与图30对应的放大俯视图。
附图标记的说明
1 半导体晶圆
1a 晶圆或者芯片的表面(第一主面)
1b 晶圆或者芯片的背面(第二主面)
1s N-型单晶硅衬底
2 半导体芯片(半导体衬底)
3 保护环
4 场板
5 金属栅电极
6 栅极焊盘
7 金属栅极布线
8 金属发射电极
9 金属发射极焊盘
10 单元区域
11 触点槽(或者触点空穴)
12 N+型发射区域
12i 没有导入N+型杂质的区域
13 金属栅极布线-沟槽栅电极连接部
14 沟槽栅电极(主沟槽栅电极)
14C 连结沟槽栅电极
14P 端部沟槽栅电极
14w 栅极引出部
15P 型体区
16P 型浮置区域
16p P型单元周边区域(周边第二导电型区域)
17 金属集电极
17a 铝背面金属膜
17b 钛背面金属膜
17c 镍背面金属膜
17d 金背面金属膜
18 P+型集电极区域
19 N型场截止区域
20 N-型漂移区域
21 沟槽
21e 端部沟槽
22 栅极绝缘膜
23 P+型锁定防止区域
23p 单元周边接合区域的P+型锁定防止区域
24 N型空穴势垒区域
24d 虚拟单元的N型空穴势垒区域
25 P+型体触点区域
25d 虚拟单元的P+型体触点区域
25p 单元周边接合区域的P+型体触点区域
25r 浮置场限环的P+型体触点区域
26 层间绝缘膜
27 多晶硅膜
28 触点槽形成用抗蚀剂膜
29 N+型浮置区域
30 铝掺杂区域
31 N型空穴势垒区域导入用抗蚀剂膜
32 沟槽形成用硬掩膜
33 沟槽硬掩膜加工用抗蚀剂膜
34 虚拟单元区域(线状虚拟单元区域)
35 单元周边接合区域(第二导电型单元周边接合区域)
36 浮置场限环(场限环)
37 P型浮置区域导入用抗蚀剂膜
38 离子注入用的薄氧化硅膜
40 线状单位单元区域
40a 线状有源单元区域
40aa 有源区
40ab 块
40aba 有源子块
40abi 待用子块
40ai 待用区
40i 线状待用单元区域
40is 线状待用子单元区域
41 周边触点部
R1 单元区域端部切出区域
R2、R3 单元区域内部切出区域
R4 单元区域角部切出区域
R5 线状单位单元区域主要部及其周边切出区域
Wa 线状有源单元区域的宽度
Wi 线状待用单元区域的宽度
Wis 线状待用子单元区域的宽度
具体实施方式
[实施方式的概要]
首先，说明本申请中公开的发明的代表实施方式的概要。
1.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型(conductivity type)；
(C)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式被设置于上述第一主面的表面上；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反，；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极为边界，以平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)有源区，其被设置于上述线状有源单元区域内，在其长度方向上被分割；
(d6)第一导电型发射区，其在上述有源区内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d7)待用区，其被设置于上述线状有源单元区域内，不具有在其长度方向上进行分割的上述第一导电型发射区。
2.在上述第一项的IE型沟槽栅IGBT中，上述线状有源单元区域的宽度比上述线状待用单元区域的宽度窄。
3.在上述第一或者第二项的IE型沟槽栅IGBT中，在上述线状待用单元区域的上述漂移区域的上述第一主面侧表面区域内，大致整面上设置导电型与上述第一导电型相反的第二导电型的浮置区域，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度大于上述一对沟槽的深度。
4.在上述第一至第三项中的任一项的IE型沟槽栅IGBT中，各线状单位单元区域具有形成其长度方向列的多个块，各块具有以下部分：
(x1)具有上述有源区的有源子块；
(x2)不具有上述有源区的待用子块；
(x3)连结沟槽栅电极，其对上述一对线状沟槽栅电极之间进行连结，分离上述有源子块和上述待用子块；以及
(x4)发射触点部，其设置于上述有源子块上，而不设置于上述待用子块上。
5.在上述第四项的IE型沟槽栅IGBT中，上述有源区被设置于有源子块的一部分上。
6.在上述第四项的IE型沟槽栅IGBT中，上述有源区被设置于有源子块的整个区域内。
7.在上述第一至第六项中的任一项的IE型沟槽栅IGBT中，上述线状待用单元区域具有以下部分：
(y1)第一导电型浮置区域形成区段，其在上述线状待用单元区域的长度方向上被分割，形成于上述第一主面侧表面区域内，具有导电型与上述第一导电型相同的第一导电型浮置区域；以及
(y2)第一导电型浮置区域非形成区段，其在上述线状待用单元区域的长度方向上被分割，形成于上述第一主面侧表面区域内，不具有上述第一导电型浮置区域。
8.在上述第一至第六项中的任一项的IE型沟槽栅IGBT中，在上述线状待用单元区域的上述第一主面侧表面区域内，大致整面上设置有导电型与上述第一导电型相同的第一导电型浮置区域。
9.在上述第四至第六项中的任一项的IE型沟槽栅IGBT中，在上述待用子块和上述线状待用单元区域的上述第一主面侧表面区域内，大致整面上设置有导电型与上述第一导电型相同的第一导电型浮置区域。
10.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；以及
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；
(d6)第一导电型空穴势垒区域，其在上述线状有源单元区域内，被设置于上述第二导电型体区的下部的上述漂移区域内，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域且低于上述第一导电型发射区；以及
(d7)第二导电型浮置区域，其在上述线状待用单元区域内，设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反，
在此，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度大于上述一对沟槽的深度。
11.在上述第十项的IE型沟槽栅IGBT中，上述一对沟槽的每个沟槽的宽度为0.8μm(微米)以下。
12.在上述第十项或者第十一项的IE型沟槽栅IGBT中，上述第二导电型浮置区域与上述单元区域的外部周边的浮置场限环同时形成。
13.在上述第十项至第十二项中的任一项的IE型沟槽栅IGBT中，上述一对线状沟槽栅电极的各线状沟槽栅电极两侧的栅极绝缘膜的厚度实质上相同。
14.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d6)第二导电型浮置区域，其在上述线状待用单元区域内，设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反，
在此，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度大于上述一对沟槽的深度。
15.在上述第十四项的IE型沟槽栅IGBT中，各线状单位单元区域还具有以下部分：
(d7)第一导电型空穴势垒区域，其在上述线状有源单元区域内，设置于上述第二导电型体区的下部的上述漂移区域内，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域且低于上述第一导电型发射区。
16.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；以及
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极为边界，以平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d6)第二导电型浮置区域，其在上述线状待用单元区域内，设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反，
并且，在此，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度大于上述一对沟槽的深度，
在此，上述IE型沟槽栅IGBT还包括以下部分：
(e)金属发射电极，其被设置于上述半导体衬底的上述第一主面上；
(f)线状虚拟单元区域，其被设置于上述单元区域的最外侧，在与上述线状有源单元区域相同的方向上延伸，具有与上述金属发射电极之间的触点部；
(g)第二导电型单元周边接合区域，其在上述漂移区域的上述第一主面侧表面区域内，俯视观察时以包围上述单元区域的周边的方式设置于上述线状虚拟单元区域的外侧，导电型与上述第一导电型相反，具有与上述金属发射电极之间的触点部。
17.在上述第十六项的IE型沟槽栅IGBT中，上述线状虚拟单元区域除了不具有上述第一导电型发射区以外，具有与上述线状有源单元区域相同的结构。
18.在上述第十六项的IE型沟槽栅IGBT中，上述第二导电型单元周边接合区域延伸至线状虚拟单元区域的内部。
19.在上述第十六项的IE型沟槽栅IGBT中，各线状单位单元区域还具有以下部分：
(d7)第一导电型空穴势垒区域，其在上述线状有源单元区域内设置于上述第二导电型体区的下部的上述漂移区域内，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域且低于上述第一导电型发射区。
20.在上述第十七项的IE型沟槽栅IGBT中，各线状单位单元区域还具有以下部分：
(d7)第一导电型空穴势垒区域，其在上述线状有源单元区域内设置于上述第二导电型体区的下部的上述漂移区域内，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域且低于上述第一导电型发射区。
接着，说明在本申请中公开的发明的其它实施方式的概要。
21.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式被设置于上述第一主面的表面上；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反，；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极为边界，以平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)有源区，其被设置于上述线状有源单元区域内，在其长度方向上被分割；
(d6)第一导电型发射区，其在上述有源区内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d7)待用区，其被设置于上述线状有源单元区域内，不具有在其长度方向上进行分割的上述第一导电型发射区。
22.在上述第二十一项的IE型沟槽栅IGBT中，上述线状有源单元区域的宽度比上述线状待用单元区域的宽度窄。
23.在上述第二十一项或者第二十二的IE型沟槽栅IGBT中，在上述线状待用单元区域的上述漂移区域的上述第一主面侧表面区域内，大致整面上设置导电型与上述第一导电型相反的第二导电型的浮置区域，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度大于上述一对沟槽的深度。
24.在上述第二十一至第二十三项中的任一项的IE型沟槽栅IGBT中，各线状单位单元区域具有形成其长度方向列的多个块，各块具有以下部分：
(x1)具有上述有源区的有源子块；
(x2)不具有上述有源区的待用子块；
(x3)连结沟槽栅电极，其对上述一对线状沟槽栅电极之间进行连结，分离上述有源子块和上述待用子块；以及
(x4)发射触点部，其设置于上述有源子块上，而不设置于上述待用子块上。
25.在上述第二十四项的IE型沟槽栅IGBT中，上述有源区被设置于有源子块的一部分上。
26.在上述第二十四项的IE型沟槽栅IGBT中，上述有源区被设置于有源子块的整个区域内。
27.在上述第二十一至第二十六项中的任一项的IE型沟槽栅IGBT中，上述线状待用单元区域具有以下部分：
(y1)第一导电型浮置区域形成区段，其在上述线状待用单元区域的长度方向上被分割，形成于上述第一主面侧表面区域内，具有导电型与上述第一导电型相同的第一导电型浮置区域；以及
(y2)第一导电型浮置区域非形成区段，其在上述线状待用单元区域的长度方向上被分割，形成于上述第一主面侧表面区域内，不具有上述第一导电型浮置区域。
28.在上述第二十一至第二十六项中的任一项的IE型沟槽栅IGBT中，在上述线状待用单元区域的上述第一主面侧表面区域内，大致整面上设置有导电型与上述第一导电型相同的第一导电型浮置区域。
29.在上述第二十四至第二十六项中的任一项的IE型沟槽栅IGBT中，在上述待用子块和上述线状待用单元区域的上述第一主面侧表面区域内，大致整面上设置有导电型与上述第一导电型相同的第一导电型浮置区域。
30.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻地设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d6)第二导电型浮置区域，其在上述线状待用单元区域内，设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反。
31.在上述第三十项的IE型沟槽栅IGBT中，上述第二导电型高浓度集电极触点区域是掺杂了铝的区域。
32.在上述第三十一项的IE型沟槽栅IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
33.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，第二导电型高浓度集电极触点区域是掺杂了铝的区域。
34.在上述第三十三项的IE型沟槽栅IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
35.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，上述第二导电型高浓度集电极触点区域是掺杂了铝的区域。
36.在上述第三十五项的IE型沟槽栅IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
37.IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反，；
(g)第一导电型场截止区，其以与上述第二导电型集电极区接触的方式设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，上述第二导电型高浓度集电极触点区域是掺杂了铝的区域。
38.在上述第三十七项的IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
39.在上述第二十一、第三十、第三十三、第三十五或者第三十七项的IGBT中，上述金属集电极中的、与上述半导体衬底的上述第二主面进行接触的部分是将铝为主要成分的金属膜。
40.在上述第三十九项的IE型沟槽栅IGBT中，掺杂了上述铝的区域是通过将形成上述铝为主要成分的金属膜时的热处理来导入的。
接着，说明在本申请中公开的实施方式的其它概要。
41.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；以及
(d)多个线状单位单元区域，其俯视观察时被设置在整个上述单元区域内及其周边；
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式被设置于上述第一主面的表面上；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式在两侧相邻进行设置；
(d5)第一导电型发射区，其上述线状有源单元区域内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；
(d6)第二导电型浮置区域，其上述线状待用单元区域内，被设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反；
(d7)端部沟槽，其沿上述线状待用单元区域的端部设置于上述第一主面的表面区域内；
(d8)周边第二导电型区域，其沿上述端部沟槽设置于上述单元区域外的上述第一主面侧表面区域内，比上述体区深，与上述金属发射电极进行电连接；以及
(d9)沿上述端部沟槽设置于上述周边第二导电型区域上的上述第一主面侧表面，与上述金属发射电极之间的周边触点部，
在此，上述第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度比上述一对沟槽的深度深，
并且，在形成了上述周边第二导电型区域的区域、即在上述周边触点部中与上述端部沟槽相反侧上，不具有与上述端部沟槽相同或者比上述端部沟槽深的、将上述栅极布线下侧与上述周边触点部下侧以及其间的区域分离为在平面上接近上述端部沟槽的区域以及远离上述端部沟槽的区域那样的其它沟槽。
42.上述第四十一项的IE型沟槽栅IGBT中，上述周边第二导电型区域大致与上述浮置区域同时形成。
43.上述第四十一或者第四十二项的IE型沟槽栅IGBT中，上述周边第二导电型区域比上述端部沟槽深。
44.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的MCZ类单晶硅半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；以及
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻进行设置；
(d5)有源区，其被设置于上述线状有源单元区域内，在其长度方向上被分割；
(d6)第一导电型发射区，其上述有源区内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相反；以及
(d7)待用区，其被设置于上述线状有源单元区域内，不具有在其长度方向上被分割的上述第一导电型发射区。
45.在上述第四十四项的IE型沟槽栅IGBT中，上述漂移区域的电阻率为20Ωcm至85Ωcm左右。
46.在上述第四十四或者第四十五项的IE型沟槽栅IGBT中，上述半导体衬底是通过HMCZ生长或者CMCZ生长来制造的。
47.在上述第四十四或者第四十六项的IE型沟槽栅IGBT中，投入上述半导体衬底时的氧缺陷浓度为3×1017/cm3至7×1017/cm3左右。
48.在上述第四十四至第四十七中的任一项的IE型沟槽栅IGBT中，上述线状有源单元区域的宽度比上述线状待用单元区域的宽度窄。
49.在上述第四十四至第四十八中的任一项的IE型沟槽栅IGBT中，在上述线状待用单元区域的上述漂移区域的上述第一主面侧表面区域内，大致整面上设置导电型与上述第一导电型相反的第二导电型浮置区域，该第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度比上述一对沟槽的深度深。
50.在上述第四十四至第四十九中的任一项的IE型沟槽栅IGBT中，还包括以下部分：
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反；以及
(g)第一导电型场截止区，其以与上述第二导电型集电极区进行接触的方式，设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域。
51.在上述第五十项的IE型沟槽栅IGBT中，上述第二导电型集电极区的载流子浓度/上述第一导电型场截止区的载流子浓度的值为1.1至4左右。
52.在上述第五十或者五十一项的IE型沟槽栅IGBT中，还包括以下部分：
(h)第二导电型高浓度集电极触点区域，其被设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，上述第二导电型高浓度集电极触点区域是掺杂了铝的区域。
53.在上述第五十二项的IE型沟槽栅IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
54.IE型沟槽栅IGBT包括以下部分：
(a)MCZ类单晶硅半导体衬底，其具有第一主面和第二主面；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置于上述单元区域内；
(e)金属集电极，其被设置于上述半导体衬底的上述第二主面上；
(f)第二导电型集电极区，其被设置于上述半导体衬底的上述第二主面内，导电型与上述第一导电型相反；
(g)第一导电型场截止区，其以与上述第二导电型集电极区进行接触的方式，被设置于上述漂移区域的上述第二主面侧，导电型与上述第一导电型相同，杂质浓度高于上述漂移区域；以及
(h)第二导电型高浓度集电极触点区域，其被设置于上述第二导电型集电极区的上述金属集电极侧，导电型与上述第二导电型集电极区相同，杂质浓度更高，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻进行设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，被设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；以及
(d6)第二导电型浮置区域，其在上述线状待用单元区域内，被设置于上述第一主面侧表面区域的大致整面上，导电型与上述第一导电型相反。
55.在上述第五十四项的IE型沟槽栅IGBT中，上述漂移区域的电阻率为20Ωcm至85Ωcm左右。
56.在上述第五十四或者第五十五项的IE型沟槽栅IGBT中，上述半导体衬底是通过HMCZ生长或者CMCZ生长来制造的。
57.在上述第五十四至第五十六中的任一项IE型沟槽栅IGBT中，投入上述半导体衬底时的氧缺陷浓度为3×1017/cm3至7×1017/cm3左右。
58.在上述第五十四至第五十七中的任一项IE型沟槽栅IGBT中，上述第二导电型集电极区的载流子浓度/上述第一导电型场截止区的载流子浓度的值位1.1至4左右。
59.在上述第五十四至第五十八中的任一项IE型沟槽栅IGBT中，上述第二导电型高浓度集电极触点区域是掺杂了铝的区域。
60.在上述第五九项IE型沟槽栅IGBT中，上述金属集电极中的、与上述第二导电型高浓度集电极触点区域进行接触的部分是将铝为主要成分的金属膜。
接着，说明在本申请中公开的实施方式的其它概要。
61.IE型沟槽栅IGBT包括以下部分：
(a)具有第一主面和第二主面的半导体衬底；
(b)漂移区域，其被设置于上述半导体衬底内，具有第一导电型；
(c)单元区域，其被设置于上述第一主面上；
(d)多个线状单位单元区域，其俯视观察时被设置在整个上述单元区域内及其周边；
(e)金属栅电极，其被设置于上述第一主面上；
(f)金属发射电极，其被设置于上述第一主面上；以及
(g)栅极布线，其沿上述单元形成区域的第一边而设置于上述单元形成区域的周边外部，
在此，各线状单位单元区域具有以下部分：
(d1)线状有源单元区域，其被设置在从上述漂移区域的上述第一主面上到内部的范围；
(d2)一对沟槽内的一对线状沟槽栅电极，其俯视观察时以从两侧夹持上述线状有源单元区域的方式，被设置于上述第一主面的表面；
(d3)第二导电型体区，其被设置于上述漂移区域的上述第一主面侧表面区域内，导电型与上述第一导电型相反；
(d4)线状待用单元区域，其以上述一对线状沟槽栅电极作为边界，以在平面上从两侧夹持上述线状有源单元区域的方式，在两侧相邻设置；
(d5)第一导电型发射区，其在上述线状有源单元区域内，设置于上述第二导电型体区的上述第一主面侧表面区域内，导电型与上述第一导电型相同；
(d6)第二导电型浮置区域，其在上述线状待用单元区域内，设置于上述第一主面侧表面区域的大致整面，导电型与上述第一导电型相反；
(d7)端部沟槽，其沿上述线状待用单元区域的端部而设置于上述第一主面的表面区域内；
(d8)周边第二导电型区域，其沿上述端部沟槽从上述栅极布线下方的上述第一主面侧表面区域延伸至上述端部沟槽附近，比上述体区深，与上述金属发射电极进行电连接；
(d9)沿上述端部沟槽而设置于上述周边第二导电型区域上的上述第一主面侧表面上即上述栅极布线与上述端部沟槽的之间的、与上述金属发射电极之间的周边触点部，
在此，上述第二导电型浮置区域覆盖上述一对沟槽的下端部，其深度比上述一对沟槽的深度深，
并且，在形成了上述周边第二导电型区域的区域、即上述栅极布线与上述周边触点部的之间不具有与上述端部沟槽相同或者比上述端部沟槽深的、将上述栅极布线下侧与上述周边触点部下侧以及其间的区域分离为在平面上接近上述栅极布线的区域以及远离上述端部沟槽的区域那样的其它沟槽。
62.在上述第六十一项的IE型沟槽栅IGBT中，上述周边第二导电型区域大致与上述浮置区域同时形成。
63.在上述第六十一或者六十二项的IE型沟槽栅IGBT中，上述周边第二导电型区域比上述端部沟槽深。
[本申请中的记载方式、基本术语以及用法的说明]
1.在本申请中，关于实施方式的记载，根据需要，方便起见有时分为多个区域来记载，但是除了特别表示并非这样的意思的情况以外，这些区域是并非相互独立分开的区域，而是单一例的各部分、一个是另一个的一部分的详细或者一部分或者全部的变形例等。另外，原则上省略反复相同的部分。另外，实施方式中的各结构要素除了特别表示并非这样的意思的情况、理论上限定于其数量的情况以及根据上下文不清楚的情况以外并非需要。
并且，本申请中，“半导体器件”主要是指各种晶体管(有源元件)单片或者以该晶体管单片为中心将电阻、电容器等集成到半导体芯片等(例如单晶硅衬底)上的装置。在此，作为各种晶体管的代表，能够例示以MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)为代表的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)。此时，作为各种单片晶体管的代表晶体管，能够例示功率MOSFET、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)。这些晶体管一个被分类为功率类半导体器件，其中，除了功率MOSFET、IGBT以外，包括双极性功率晶体管、晶闸管(Thyristor)、功率二极管等。
功率MOSFET的代表方式是在表面设置有源电极而在背面设置有漏电极的双重扩散型纵型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)，在该双重扩散型纵型功率MOSFET中主要分类为两种，第一是在实施方式中主要进行说明的平面栅极(Planar Gate)型，第二是U-MOSFET等的沟槽栅(Trench Gate)型。
除此以外，功率MOSFET还存在LD-MOSFET(Lateral-Diffused MOSFET：横向扩散MOSFET)。
2.同样地，在实施方式等的记载中，关于材料、组合等，即使是“由A形成的X”等，也根据在没有特别表示并非这样的意思的情况以及上下文可知，除了并非这样的情况以外，不排除将A以外的要素作为主要结构要素之一的要素。例如，说起成分，是“将A作为主要成分而包含的X”等意思。例如，即使是“硅部件”等，并非限定于纯硅，当然还包括将SiGe合金、其他硅为主要成分的多元合金、包含其它添加物等的部件。同样地，即使是“氧化硅膜”、“氧化硅类绝缘膜”等，不仅包括较纯非掺杂氧化硅(Undoped Silicon Dioxide)，当然还包括FSG(Fluorosilicate Glass：氟硅玻璃)、TEOS基氧化硅(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide：碳氧化硅)或者碳掺杂氧化硅(Carbon-doped Silicon oxide)或者OSG(OrganosiliCate glass：有机硅酸盐玻璃)、PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)、BPSG(Borophosphosilicate Glass：硼磷硅酸盐玻璃)等的热氧化膜、C硼D氧化膜、SOG(Spin ON Glass：旋转玻璃)、纳米聚类硅石(Nano-Clustering Silica：NCS)等的涂敷类氧化硅、将空穴导入到与它们同样的部件的硅石类Low-k绝缘膜(多孔类绝缘膜)以及与将它们作为主要结构要素的其它硅类绝缘膜的复合膜等。
另外，与氧化硅类绝缘膜并列地在半导体领域中常用的硅类绝缘膜存在氮化硅类绝缘膜。属于该系统的材料存在SiN、SiCN、SiNH、SiCNH等。在此，“氮化硅”除了特别明示并非这样的意思以外，包括SiN以及SiNH这两者。同样地，“SiCN”除了特别明示并非这样的意思以外，包括SiCN以及SiCNH这两者。
3.同样地，关于图形、位置、属性等，示出优选例，但是除了特别明示并非这样的意思的情况以及根据上下文可知并非这样的情况以外，严格地说，当然并不限定于此。
4.并且，即使提到特定的数值、数量，除了特别明示并非这样的意思的情况、理论上限定于该数的情况以及根据上下文可知并非这样的情况以外，可以是超过其特定的数值的数值，也可以是小于其特定的数值的数值。
5.“晶圆”通常指将半导体器件(半导体集成电路器件、电子装置也相同)形成于该晶圆上的单晶硅晶圆，当然还包括外延晶圆、SOI衬底、LCD玻璃衬底等的绝缘衬底以及半导体层等的复合晶圆等。
6.与上述与功率MOSFET有关的说明同样地，通常，将IGBT大致分为平面栅极(Planar Gate)型以及沟槽栅(Trench Gate)型。该沟槽栅型IGBT的导通电阻较低，但是为了进一步加快传导率调制而进一步降低导通电阻，开发出了利用了IE(Injection Enhancement：注射增强)效果的“IE型沟槽栅IGBT”(或者“有源单元稀疏型沟槽栅IGBT”)。IE型沟槽栅IGBT在单元区域内，交替或者梳齿状地配置将实际与发射电极相连接的有源单元(Active Cell)以及具有浮置P体区的待用单元(Inactive Cell)，由此构成为在半导体衬底的装置主面侧(发射极侧)容易累积空穴(正空穴)。
7.在本申请中，将IE型沟槽栅IGBT中的、主要有源单元的宽度比主要待用单元的宽度窄的IGBT称为“窄有源单元IE型沟槽栅IGBT”。
另外，将沟槽栅的横切方向设为“单元的宽度方向”而将与该横切方向正交的沟槽栅(线性栅极部分)的延伸方向(长度方向)称为“单元的长度方向”。
在本申请中，主要处理“线状单位单元区域”(由线状有源单元区域与线状待用单元区域构成)，该线状单位单元区域周期地反复，排列在半导体芯片中内部区域，构成“单元区域”。
通常，在该单元区域周围设置有单元周边接合区域，在进一步其周围设置有浮置场限环(Floating Field Ring)或者场限环(Field Limiting Ring)等，从而构成终端结构。在此，浮置场限环或者场限环是指以下杂质区域或者杂质区域群：在漂移区域的表面(装置面)上被设置成与P型体区(P型阱区域)分离，具有与该P型体区相同的导电型，并且具有类似的浓度(对主接合施加反向电压时不会完全耗尽(full depletion)左右的浓度)，环状地一重或者多重地包围单元区域。
另外，在这些浮置场限环中有时设置有场板(Field Plate)。该场板是指以下部分：是与浮置场限环相连接导电体膜图案，通过绝缘膜向漂移区域的表面(装置面)的上方延伸，环状地包围单元区域。
在构成单元区域的作为周期要素的线状单位单元区域中，以线状有源单元区域为中心在两侧配置了一半线状待用单元区域的部分作为一组(set)而处理比较合理，但是在具体地分别说明线状待用单元区域的情况下，由于在两侧分离因此不方便，在该情况下，将具体的一体部分称为线状待用单元区域。
[实施方式的详细说明]
进一步详细说明实施方式。在各图中，将相同或者同样的部分使用相同或者类似的附图标记或者参照编码来表示，原则上不重复进行说明。
另外，在附图中，相反在变得繁杂的情况或者在与空隙之间的区别清楚的情况下，即使是剖面也有时省略阴影等。与此相关联地，在根据说明等清楚的情况等，即使在平面上闭合的空穴，有时省略背景的轮廓线。并且，即使不是剖面，也为了明示并非空隙情况，有时附加阴影。
此外，例如在日本特愿第2012-577号(日本申请日2012年1月5日)中记载了将本申请的发明人开发出的IE型IGBT进行公开的专利申请。
1.本申请的主要实施方式的轮廓的说明(主要从图1至图5)
在该区域内，示出具体的示例，补充前面的定义等，并且选出本申请的代表性的具体例，说明其概要，并且进行整体的预备的说明。
图1是用于说明本申请的主要实施方式的轮廓的IE型沟槽栅IGBT装置芯片的单元区域及其周边的上表面模式布局图。图2是与图1的单元区域端部切出区域R1的A-A’剖面对应的装置模式剖面图。图3是与图1的单元区域内部切出区域R2的B-B’剖面对应的装置模式剖面图。图4是与本申请实施方式1(一维有源单元稀疏结构：与图6至图8对应)有关的图1的线状单位单元区域及其周边R5的放大俯视图。图5是与本申请实施方式5(二维有源单元稀疏结构：与图30至图32对应)有关的图1的线状单位单元区域及其周边R5的放大俯视图。根据这些图，说明本申请的主要实施方式的轮廓。
(1)单元区域及其周边的平面结构的说明(主要图1)：
首先，图1示出作为本申请的主要对象的IE型沟槽栅IGBT的装置芯片2的内部区域(作为终端结构的最外部的保护环等的内侧部分、即芯片2的主要部分)的俯视图。如图1所示，单元区域10占据芯片2(半导体衬底)的内部区域的主要部分。在单元区域10内，在外周部中，设置有呈环状的P型单元周边接合区域35(第二导电型单元周边接合区域)，使得包围该外周部。在该单元周边接合区域35的外侧隔着间隔设置有呈单个或者多个环状的P型的浮置场限环36(即场限环)，单元周边接合区域35、保护环4(参照图6)等一起构成对于单元区域10的终端结构。
在本例中，在单元区域10内铺满多个线状单位单元区域40，在这些端部区域内设置有一对或者更多(在单向上一列或者多列左右)虚拟单元区域34(线状虚拟单元区域)。
(2)窄有源单元型单位单元以及交替排列方式的说明(主要图2)：
接着，图2示出图1的单元区域端部切出区域R1的A-A’剖面。如图2所示，在芯片2的背面1b(半导体衬底的背面侧主面或者第二主面)的半导体区域(在本例中，单晶硅区域)内设置有P+型集电极区域18，在其表面设置有金属集电极17。在构成半导体衬底2的主要部分的N-型漂移区域20(第一导电型的漂移区域)与P+型集电极区域18(第二导电型集电极区)之间设置有N型场截止区域19(第一导电型场截止区)。
另一方面，在N-型漂移区域20的表面侧1a(半导体衬底的表面侧主面或者第一主面)的半导体区域内设置有多个沟槽21，其中，通过栅极绝缘膜22嵌入了沟槽栅电极14。这些沟槽栅电极14与金属栅电极5相连接。
另外，这些沟槽21进行分割各区域的动作，例如，关于虚拟单元区域34，通过一对沟槽21被从两侧分割，通过其中一个沟槽21对单元区域10与单元周边接合区域35进行分割。该单元周边接合区域35通过P+型体触点区域25P与金属发射电极8相连接。此外，在本申请中，只要没有特别限定，沟槽的任一部分的栅极绝缘膜22的厚度大致均相同(但是，并不排除根据需要使某一部分的厚度与其它部分不同的情况)。这样，在单元周边接合区域35以及虚拟单元区域34中，通过采用发射极触点，即使在虚拟单元区域34等的宽度已工艺性地发生变化的情况下，也能够防止耐压的下降。
在单元周边接合区域35外侧的N-型漂移区域20表面侧1a的半导体区域内设置有P型的浮置场限环36，在该表面1a上设置场板4，通过P+型体触点区域25r与浮置场限环36相连接。
接着，进一步说明单元区域10。虚拟单元区域34除了不具有N+型发射区域12以外，结构和尺寸基本上均与线状有源单元区域40a相同，设置于P型体区15的表面上的P+型体触点区域25d与金属发射电极8相连接。单元区域10中内部区域的大部分基本上具有将线状单位单元区域40设为单位网格的平移对象的反复结构(此外，并非要求严格意义上的对象性。以下相同)。作为单位网格的线状单位单元区域40由线状有源单元区域40a以及其两侧的一半线状待用单元区域40i构成，具体地说，能够视作在相邻的线状有源单元区域40a之间配置了全幅线状待用单元区域40i(参照图4)。
在线状有源单元区域40a的半导体衬底的表面侧主面1a(第一主面)侧半导体表面区域内设置有P型体区15，在其表面上设置有N+型发射区域12(第一导电型发射区)以及P+型体触点区域25。该P+型体触点区域25与金属发射电极8相连接。在线状有源单元区域40a内，在该P型体区15的下部的N-型漂移区域20内设置有N型空穴势垒区域24。
另一方面，在线状待用单元区域40i的半导体衬底的表面侧主面1a(第一主面)侧半导体表面区域内同样地设置有P型体区15，在其下部的N-型漂移区域20内以覆盖两侧的沟槽21的下端部的方式设置有比该沟槽21更深的P型浮置区域16(第二导电型浮置区域)。通过设置这种P型浮置区域16，不会招致耐压的急剧下降，而能够扩大线状待用单元区域的宽度Wi。由此，能够有效地增强空穴累积效果。此外，在IE型沟槽栅IGBT中，没有形成从发射电极8向P型浮置区域16的触点，阻断从P型浮置区域16向发射电极8直接排出的空穴排出路直径，由此增加线状有源单元区域40a的下部的N-型漂移区域20(N基区)的空穴浓度，其结果，通过提高从IGBT内的MOSFET注入到N基区的电子浓度，降低导通电阻。
在本例中，线状有源单元区域40a的宽度Wa比线状待用单元区域40i的宽度Wi窄，在本申请中，将该线状有源单元区域40a称为“窄有源单元型单位单元”。下面，主要具体地说明具有该窄有源单元型单位单元的装置，但是在本申请的发明并不限定于此，当然也能够应用于具有“非窄有源单元型单位单元”的装置中。
在图2的示例中，交替地排列线状有源单元区域40a与线状待用单元区域40i，构成线状单位单元区域40，但是本申请中将该结构称为“交替排列方式”。下面，只要没有特别限定(具体地说，基本上除了图3以外)，以交替排列方式为前提进行说明，但是当然也可以是“非交替排列方式”。
在图2中说明了例示地包含本申请的各种实施方式的各部分的主要部分，但是在以下说明中，将这些分为单元部(剖面、平面结构)、单元周边部等结构要素来进行说明，这些并非分别分散的部分，如图2所示那样各种变形例与各结构要素进行替换而构成主要部分。该情况并不限定于图2，下一个图3也相同。
(3)非交替排列方式的说明(主要图3)：
接着，图3示出非交替排列方式的线状单位单元区域40的具体例。如图3所示，在图2的示例中，插入到相邻线状有源单元区域40a之间的线状待用单元区域40i只有一个，但是在图3的示例中，插入到相邻线状有源单元区域40a之间的线状待用子单元区域40is(与图2的线状待用单元区域40i对应的装置要素)变得多个。主要在非交替排列方式的示例中，线状有源单元区域40a的宽度Wa也比线状待用子单元区域40is的宽度Wis窄，与所示同样地，在本申请中，将该线状有源单元区域40a称为“窄有源单元型单位单元”。即，不是通过线状待用单元区域40i的宽度Wi而是通过线状待用子单元区域40is的宽度Wis来进行窄有源单元型单位单元的定义。此外，插入到相邻线状有源单元区域40a之间的线状待用子单元区域40is的数量(以下称为“插入数量”)不一定固定，根据情况，也可以从一个至多个之间变化。
与此同样地，在交替排列方式中，也可以在一部分中将插入数量设为多个。此外，交替排列方式的优点在于沟槽的数量较少，因此能够使平面结构变得较简单。另一方面，非交替排列方式的优点在于，不需要使耐压下降，而能够设定较大的线状待用单元区域的宽度Wi。
(4)有源单元一维稀疏结构的说明(主要图4)：
图4示出图1的线状单位单元区域主要部及其周边切出区域R5的详细平面结构的一例。如图4所示，在线状有源单元区域40a的长度方向的整个区域内设置有N+型发射区域12。即，线状有源单元区域40a的长度方向的整个区域形成有源区40aa。在此，有源区40aa是指设置了N+型发射区域12的线状有源单元区域40a的长度方向的分割。
在本申请中，将该结构称为“有源单元一维稀疏结构”。
(5)有源单元二维稀疏结构的说明(主要图5)：
图5示出图1的线状单位单元区域主要部及其周边切出区域R5的详细平面结构的一例。如图5所示，在线状有源单元区域40a的长度方向上例如隔着固定间隔设置有具有固定长度的有源区40aa，其间形成没有设置N+型发射区域12的待用区40ai。即，线状有源单元区域40a的长度方向的一部分形成局部分散的有源区40aa。此外，在此，隔着固定间隔以固定长度进行分布的情况意味着具有周期的情况，实质上具有周期的情况与局部分散的分布对应，局部分散的情况并不意味着更大且必须具有周期或者准周期的情况。
2.本申请实施方式1(P型深浮置和空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的说明(主要从图6至图8)
在该区域内，根据区域1的说明，说明在各实施方式中公用的具体的芯片上表面布局以及单位单元结构(有源单元一维稀疏结构)的一例(与区域1的图1、图2以及图4对应)。在该区域内说明的单元结构为交替排列方式的窄有源单元型单位单元。
此外，通常，以耐压600伏的IGBT素子2为例，芯片尺寸的3至6mm角是平均的。在此，为了便于说明，以纵4mm、横5.2mm的芯片为例进行说明。在此，说明例如将装置的耐压设为600伏左右。
图6是本申请实施方式1(其它实施方式中也公用)的IE型沟槽栅IGBT装置芯片的整体俯视图(大致与图1对应，更接近具体的形状)。图7是图6的单元区域内部切出区域R3的放大俯视图(P型深浮置&空穴势垒线状单位单元结构)。图8是与图7的D-D’剖面对应的装置剖面图。根据这些图，说明本申请实施方式1(P型深浮置和空穴势垒结构)中的IE型沟槽栅IGBT的装置结构。
如图6所示，在IGBT装置芯片2上表面1a的外周部例如设置有由铝类布线层等构成的环状的保护环3，在其内侧设置有与环状的浮置场限环等相连接的几个(单个或者多个)环状的场板4(例如，由与上述相同的铝类布线层等构成)。在场板4(浮置场限环36)的内侧、即芯片2上表面1a的内部区域的主要部分中设置有单元区域10，在单元区域10上，到其外部附近为止，例如覆盖了由与上述相同的铝类布线层等构成的金属发射电极8。在金属发射电极8的中央部形成用于连接接合线等的金属发射极焊盘9，在金属发射电极8与场板4之间例如配置有由与上述相同的铝类布线层等构成的金属栅极布线7。该金属栅极布线7例如与由与上述相同的铝类布线层等构成的金属栅电极5相连接，金属栅电极5的中心部形成用于连接接合线等的栅极焊盘6。
接着，图7示出图6的单元区域内部切出区域R3的放大俯视图。如图7所示，单元区域10由在横向方向上交替配置的线状有源单元区域40a以及线状待用单元区域40i构成。在线状有源单元区域40a与线状待用单元区域40i之间配置了沟槽栅电极14，在线状有源单元区域40a的中央部配置有线状触点槽11(或者触点空穴)。在该触点槽11两侧的线状有源单元区域40a内设置有线状N+型发射区域12。另一方面，在线状待用单元区域40i内，大致其整面的上下(参照图2或者图8)设置有P型体区15以及P型浮置区域16。
接着，图8示出图7的D-D’剖面。如图8所示，在半导体芯片2背面1b的半导体区域内形成有P+型集电极区域18以及N型场截止区域19，使得与上下进行接触，在半导体芯片2背面1b上形成有金属集电极17。
在线状有源单元区域40a中的半导体芯片2的表面1a(第一主面)侧的N-型漂移区域20(半导体衬底的表面侧半导体区域)内从上侧起依次设置有N型空穴势垒区域24(第一导电型空穴势垒区域)、P型体区15以及N+型发射区域12。另外，在半导体芯片2表面1a上形成有层间绝缘膜26，在线状有源单元区域40a中的层间绝缘膜26部分上形成有达到半导体衬底内部的触点槽11(或者触点空穴)，在该触点槽11等的底部的半导体区域内从上侧起设置有P+型体触点区域25以及P+型锁定防止区域23。P型体区15以及N+型发射区域12通过该触点槽11等与设置于层间绝缘膜26上的金属发射电极8相连接。
在此，N型空穴势垒区域24是用于阻止空穴流向从N-型漂移区域20向N+型发射区域12的通路的势垒区域，其杂质浓度低于N+型发射区域12且高于N-型漂移区域20。由于存在该N型空穴势垒区域24，能够有效阻止在线状待用单元区域40i内累积的空穴进入到线状有源单元区域40a的发射极通路(从N-型漂移区域20朝向P+型体触点区域25的通路)。
与此相对，在线状待用单元区域40i中的半导体芯片2表面1a(第一主面)侧的N-型漂移区域20(半导体衬底的表面侧半导体区域)内从下侧起依次设置有P型浮置区域16以及P型体区15，P型浮置区域16的深度比沟槽21的深度深，以覆盖沟槽21的下端部的方式分布。
在此，为了具体地例示装置结构，示出装置各部(参照图8以及图4)的主要尺寸的一例。即，线状有源单元区域的宽度Wa为2.3μm左右，线状待用单元区域的宽度Wi为6μm左右(期望线状有源单元区域的宽度Wa比线状待用单元区域的宽度Wi窄，Wi/Wa的值例如特别优选在2至3的范围内)，触点宽度为0.5μm左右，沟槽宽度为0.7μm左右(特别优选为0.8μm以下)，沟槽深度为3μm左右，N+型发射区域12的深度为250nm左右，P型体区15(沟道区域)的深度为0.8μm左右，P+型锁定防止区域23的深度为1.4μm左右，P型浮置区域16的深度为4.5μm左右，N型场截止区域19的厚度为1.5μm左右，P+型集电极区域的厚度为0.5μm左右，半导体衬底2的厚度为70μm左右(在此，表示耐压600伏左右的示例)。此外，半导体衬底2的厚度非常依存于求出的耐压。因而，在耐压1200伏中，例如为120μm左右，在耐压400伏中例如为40μm左右。
此外，在以下示例以及区域1的示例中，对应部分的尺寸也大致与在此示出的尺寸相同，不反复进行说明。
3.与本申请实施方式1的装置结构对应的制造方法的说明(主要从图9至图26)
在该区域内，表示对于在区域2中说明的装置结构的制造方法的一例。下面，以单元区域10为中心进行说明，关于周边部等，根据需要参照图1、图2、图4等。
图9是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(空穴势垒区域导入工序)的装置剖面图。图10是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P型浮置区域导入工序)的装置剖面图。图11是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工用硬掩模成膜工序)的装置剖面图。图12是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽硬掩模加工工序)的装置剖面图。图13是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽硬掩模加工用抗蚀剂除去工序)的装置剖面图。图14是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工工序)的装置剖面图。图15是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(沟槽加工用硬掩模除去工序)的装置剖面图。图16是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(延长扩散以及栅极氧化工序)的装置剖面图。图17是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极多晶硅成膜工序)的装置剖面图。图18是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极多晶硅回蚀工序)的装置剖面图。图19是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(栅极氧化膜回蚀工序)的装置剖面图。图20是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P型体区以及N+型发射区域导入工序)的装置剖面图。图21是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(层间绝缘膜成膜工序)的装置剖面图。图22是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(触点空穴形成工序)的装置剖面图。图23是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(衬底蚀刻工序)的装置剖面图。图24是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(P+型体触点区域以及P+型锁定防止区域导入工序)的装置剖面图。图25是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(表面金属成膜工序)的装置剖面图。图26是用于说明与本申请实施方式1的装置结构对应的制造方法的与图8对应的制造工序中(背面磨削以及背面杂质导入工序)的装置剖面图。根据这些图，说明与本申请实施方式1的装置结构对应的制造方法。
首先，准备N-型单晶硅(例如磷浓度2×1014/cm3左右)的晶圆(也可以是等各种直径的晶圆)。在此，例如，最优选是FZ(Floating Zone：浮区熔融)法的晶圆，也可以是CZ(Czochralski：直拉单晶)法的晶圆。
接着，如图9所示，半导体晶圆1的表面1a(第一主面)上的大致整面上以涂敷等方式形成N型空穴势垒区域导入用抗蚀剂膜31，通常的光刻法进行图案形成。将图案形成后的N型空穴势垒区域导入用抗蚀剂膜31作为掩模，例如通过离子注入，将N型杂质导入到半导体晶圆1表面1a(第一主面)侧的半导体衬底1s(N-型单晶硅衬底)内，由此形成N型空穴势垒区域24。作为此时的离子注入条件，例如能够优选例示离子种类：磷、剂量：6×1012/cm2左右、注入能量：80KeV左右。之后，通过灰化等，去除不需要的抗蚀剂膜31。
接着，如图10所示，在半导体晶圆1表面1a上的大致整面上以涂敷等方式形成P型浮置区域导入用抗蚀剂膜37，通过通常的光刻法进行图案形成。将图案形成后的P型浮置区域导入用抗蚀剂膜37作为掩模，例如通过离子注入，将P型杂质导入到半导体晶圆1表面1a(第一主面)侧的半导体衬底1s内，从而形成P型浮置区域16。作为此时的离子注入条件，例如能够优选例示离子种类：硼、剂量：3.5×1013/cm2左右、注入能量：75KeV左右。之后，通过灰化等，去除不需要的抗蚀剂膜37。此外，在导入P型浮置区域16时，还同时导入图2的单元周边接合区域35、浮置场限环36。
接着，如图11所示，在半导体晶圆1表面1a上的大致整面上，例如通过CVD(Chemical Vapor Deposition)等形成氧化硅类绝缘膜等的沟槽形成用硬掩膜32(例如，厚度450nm左右)。
接着，如图12所示，在半导体晶圆1表面1a上的大致整面上以涂敷等方式形成沟槽硬掩膜加工用抗蚀剂膜33，通过通常的光刻法进行图案形成。将图案形成后的沟槽硬掩膜加工用抗蚀剂膜33作为掩模，例如通过干蚀刻对沟槽形成用硬掩膜32进行图案形成。
之后，如图13所示，通过灰化等，去除不需要的抗蚀剂膜33。
接着，如图14所示，使用图案形成后的沟槽形成用硬掩膜32，例如通过各向异性干蚀刻来形成沟槽21。作为该各向异性干蚀刻的气体类，例如能够优选例示Cl2/O2类气体。
之后，如图15所示，例如通过使用了氟酸类氧化硅膜蚀刻液等的湿蚀刻，去除不需要的沟槽形成用硬掩膜32。
接着，如图16所示，对P型浮置区域16以及N型空穴势垒区域24执行延长扩散(例如，摄氏1200度、30分钟左右)。接着，例如通过热氧化等，在半导体晶圆1表面1a上以及沟槽21内面的大致整面上形成栅极绝缘膜22(例如，厚度120nm左右)。
接着，如图17所示，以嵌入沟槽21的方式，在栅极绝缘膜22上的半导体晶圆1表面1a上以及沟槽21内面的大致整面上，例如通过CVD等来形成掺杂了磷的掺杂质多晶硅(Doped Poly-Silicon)膜27(例如，厚度600nm左右)。
接着，如图18所示，例如通过干蚀刻等(例如，气体类为SF6等)对多晶硅膜27进行回蚀，由此在沟槽21内形成沟槽栅电极14。
接着，如图19所示，例如通过使用了氟酸类氧化硅膜蚀刻液等的湿蚀刻，去除沟槽21外的栅极绝缘膜22。
接着，如图20所示，例如通过热氧化或者CVD在半导体晶圆1表面1a上的大致整面上形成后续离子注入用的较薄氧化硅膜(例如，与栅极绝缘膜相同程度)。接着，在半导体晶圆1表面1a上通过通常的光刻法，形成P型体区导入用抗蚀剂膜。将该P型体区导入用抗蚀剂膜作为掩模，例如通过离子注入将P型杂质导入到单元区域10的大致整面以及其它所需部分，从而形成P型体区15。作为此时的离子注入条件，例如能够优选例示离子种类：硼、剂量：3×1013/cm2左右、注入能量：75KeV左右。之后，通过灰化等，去除不需要的P型体区导入用抗蚀剂膜。
并且，在半导体晶圆1表面1a上通过通常的光刻法来形成N+型发射区域导入用抗蚀剂膜。将该N+型发射区域导入用抗蚀剂膜作为掩模，例如通过离子注入，将N型杂质导入到线状有源单元区域40a的P型体区15上部表面的大致整面上，由此形成N+型发射区域12。作为此时的离子注入条件，例如能够优选例示离子种类：砷、剂量：5×1015/cm2左右、注入能量：80KeV左右。之后，通过灰化等，去除不需要的N+型发射区域导入用抗蚀剂膜。
接着，如图21所示，在半导体晶圆1表面1a上的大致整面上，例如通过CVD等，作为层间绝缘膜26而例如形成PSG(Phosphosilicate Glass：磷硅酸盐玻璃)膜(厚度例如为600nm左右)。该层间绝缘膜26的材料除了PSG膜以外，能够优选例示BPSG(Borophosphosilicate Glass：硼磷硅酸盐玻璃)膜、NSG(Non-doped Silicate Glass：非掺杂硅酸盐玻璃)膜、SOG(Spin-ON-Glass：旋转玻璃)膜或者它们的复合膜等。
接着，如图22所示，在层间绝缘膜26上的半导体晶圆1表面1a上通过通常的光刻法来形成触点槽形成用抗蚀剂膜28。接着，例如通过各向异性干蚀刻等(气体类例如为Ar/CHF3/CF4等)形成触点槽11(或者触点空穴)。
之后，如图23所示，通过灰化等来去除不需要的抗蚀剂膜28。接着，例如通过各向异性干蚀刻将触点槽11(或者触点空穴)延伸至半导体衬底内。作为此时的气体类，例如能够优选例示Cl2/O2类气体。
接着，如图24所示，例如通过触点槽11将P型杂质进行离子注入，从而形成P+型体触点区域25。在此，作为离子注入条件，例如能够优选例示离子种类：BF2、剂量：5×1015/cm2左右、注入能量：80KeV左右。
同样地，例如通过触点槽11将P型杂质进行离子注入，形成P+型锁定防止区域23。在此，作为离子注入条件，例如能够优选例示离子种类：硼、剂量：5×1015/cm2左右、注入能量：80KeV左右。
接着，如图25所示，通过溅射等，例如形成铝类电极膜8(形成金属发射电极8)。具体地说，例如通过以下过程来执行。首先，例如通过溅射成膜，在半导体晶圆1表面1a上的大致整面上作为势垒金属膜而形成TiW膜(例如，厚度200nm左右)(TiW膜中的钛多的部分通过后续的热处理移动至硅界面而形成硅化物，有助于改善触点特性，但是这些过程较繁杂，因此在附图中不进行显示)。
接着，例如在氮气环境、摄氏600度左右的条件下，执行10分钟左右的硅化物退火。接着，在势垒金属膜上的大致整面上以嵌入触点槽11的方式，例如通过溅射成膜来形成将铝作为主要成分(例如，添加几％硅，其余为铝)的铝类金属膜(例如，厚度5μm左右)。接着，通过通常的光刻法对由铝类金属膜以及势垒金属膜形成的金属发射电极8进行图案形成(作为干蚀刻的气体类例如为Cl2/BCl3等)。并且，作为最终钝化膜，例如，在晶圆1的装置面1a的大致整面上涂敷将聚酰亚胺作为主要成分的有机膜(例如，厚度2.5μm左右)等，通过通常的光刻法，对图6的发射极焊盘9、栅极焊盘6等打开开口。
接着，对晶圆1的背面1b实施晶背研磨处理(根据需要，还实施用于去除背面的损伤的化学蚀刻等)，由此例如根据需要将原来800μm左右(优选范围从1000至450μm左右)的晶圆厚度例如从200μm薄膜化到30μm左右。例如，当将耐压设为600伏左右时，最终厚度为70μm左右。
接着，如图26所示，在半导体晶圆1背面1b的大致整面上，例如通过离子注入来导入N型杂质，从而N型场截止区域19。在此，作为离子注入条件，例如能够优选例示离子种类：磷、剂量：7×1012/cm2左右、注入能量：350KeV左右。之后，根据需要，为了杂质激活，对晶圆1背面1b实施激光退火等。接着，在半导体晶圆1背面1b的大致整面上，例如通过离子注入来导入N型杂质，由此形成P+型集电极区域18。在此，作为离子注入条件，例如能够优选例示离子种类：硼、剂量：1×1013/cm2左右、注入能量：40KeV左右。之后，根据需要，为了杂质激活，对晶圆1背面1b实施激光退火等。
接着，例如通过溅射成膜，在半导体晶圆1背面1b的大致整面上形成金属集电极17(具体的详细说明参照图49及其说明)。之后，通过切割等，分割到半导体晶圆1的芯片区域，根据需要，密封到封装，从而完成装置。
4.本申请实施方式2(P型深浮置结构)中的IE型沟槽栅IGBT的装置结构的说明(主要图27)
该区域内说明的单位单元结构在图8中的单位单元结构中省略了N型空穴势垒区域24。
图27是用于说明与本申请实施方式2(P型深浮置结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。根据该图，说明本申请实施方式2(P型深浮置结构)中的IE型沟槽栅IGBT的装置结构。
如图27所示，在本例中，图8中的单位单元结构形成省略了N型空穴势垒区域24的结构。因而，与图8的结构相比，线状有源单元区域40a的N-型漂移区域20部分的空穴浓度具有下降的趋势。例如，在线状有源单元区域40a充分窄的情况下，在沟槽21的深度充分深的情况下(相应地在P型浮置区域16也深的情况下)，采用图27的结构较有效。
5.本申请实施方式3(P/N型浮置和空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的说明(主要图28)
该区域内说明的单位单元结构在图8中的单位单元结构中，在线状待用单元区域40i的半导体衬底表面1a的大致整面上，与线状有源单元区域40a同样地，设置了与N+型发射区域12对应的N+型浮置区域29(通过与N+型发射区域12相同的工艺来制作)。
图28是用于说明与本申请实施方式3(P/N型浮置和空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。根据该图，说明本申请实施方式3(P/N型浮置&空穴势垒结构)中的IE型沟槽栅IGBT的装置结构。
如图28所示，与图8不同，构成为在单元区域10的半导体衬底表面1a的大致整面上设置有N+型发射区域12(29)的结构。为了实现该结构，例如，在图20中，将N+型区域12扩大到单元区域10的整个区域即可。
6.本申请实施方式4(深空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的说明(主要图29)
该区域内说明的单位单元结构在图8中的单位单元结构中，将N型空穴势垒区域24的深度设为比P型浮置区域16的深度深。
图29是用于说明与本申请实施方式4(深空穴势垒结构)中的IE型沟槽栅IGBT的装置结构的与图7的D-D’剖面对应的装置剖面图。根据该图，说明本申请实施方式4(深空穴势垒结构)中的IE型沟槽栅IGBT的装置结构。
如图29所示，与图8不同，N型空穴势垒区域24的深度比P型浮置区域16的深度深。作为实现这些的方法，例如，在图9中，除了增加一些剂量、注入能量的方法以外，能够优选例示以下三种方法：将抗蚀剂膜31的开口扩大到单元区域10的整个区域的方法；以及紧接着离子注入之后追加能够将杂质充分扩散的热处理的方法。
7.本申请实施方式5(有源单元二维稀疏结构中的有源区分散结构)的装置结构的说明(主要从图30至图32)
该区域内说明的单位单元结构是在对于图4、图8中说明的平面布局的变形例，是在图5中说明的结构的具体例的说明。在此示出的平面结构例如应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构中。在该区域内说明其一例。
图30是用于说明与本申请实施方式5(有源单元二维稀疏结构中的有源区分散结构)的装置结构的与图7对应的放大俯视图。图31是与图30的D-D’剖面对应的装置剖面图。图32是与图30的E-E’剖面对应的装置剖面图。根据这些图，说明本申请实施方式5(有源单元二维稀疏结构中的有源区分散结构)的装置结构。
如图30所示，与图8(图4)不同，在整个线状有源单元区域40a的大致全长范围内没有形成N+型发射区域12，在其长度方向上，大致周期地分割为形成了N+型发射区域12的有源区40aa以及没有形成N+型发射区域12的待用区40ai。即，在图8中与N+型发射区域12相当的区域被分为较短的N+型发射区域12以及较长的没有导入N型杂质的区域12i。
另一方面，在本例中，与图8(图4)同样地，触点槽11(或者触点空穴)在整个线状有源单元区域40a的大致全长范围内形成。
图31示出图30的D-D’剖面。如图31所示，该部分的剖面结构与图8相同。并且，图32示出图30的E-E’剖面。如图32所示，除了在线状有源单元区域40a内没有形成N+型发射区域12这一点以外与图相同。
在本例中，关于有源区40aa和待用区40ai的长度，根据所要求的特性、即饱和电流、高电流域内的导通电阻、根据负载短路时流动的短路电流和所施加的电压来决定的的能量，按照装置不被热击穿而经得住的时间(负载短路耐量)等，能够设定各种长度。当与在此的示例对应地示出具体尺寸的一例时，例如称为以下尺寸。即，有源区40aa的长度为1μm左右，待用区40ai的长度为10μm左右。
因而，在负载短路耐量不成问题的事例中降低高电流域中的导通电阻的情况下，例如，还能够将有源区40aa的长度设为1μm左右，将待用区40ai的长度设为1μm左右(或者1μm以下)。并且，在充分降低饱和电流而要提高负载短路耐量的情况下，例如还能够将有源区40aa的长度设为1μm左右，将待用区40ai的长度设为20μm左右(或者20μm以上)。
8.本申请实施方式6(有源单元二维稀疏结构中的局部有源区-有源子块结构)的装置结构的说明(主要从图33至图36)
该区域内说明的示例是例如对于图30的平面布局的变形例。
在此示出的平面结构是与图30的平面布局有关的变形例，例如能够应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构。在该区域内说明其一例。
图33是用于说明与本申请实施方式6(有源单元二维稀疏结构中的局部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。图34是与图33的D-D’剖面对应的装置剖面图。图35是与图33的E-E’剖面对应的装置剖面图。图36是与图33的F-F’剖面对应的装置剖面图。根据这些图，说明本申请实施方式6(有源单元二维稀疏结构中的局部有源区-有源子块结构)的装置结构。
如图33所示，与图30不同，将在相同的线状有源单元区域40a的宽度方向两侧构成边界的一对沟槽栅电极14(主沟槽栅电极)，通过连结沟槽栅电极14C(即将相邻的主沟槽栅电极在单元区域内进行连结的沟槽栅电极)相互进行连结，设为梯形状的平面结构(梯形状沟槽栅电极)，由此使线状有源单元区域40a在其长度方向块化。即，将线状有源单元区域40a例如分割为通过连结沟槽栅电极14C进行分割的大致周期性的块40ab(此外，不一定是周期性的)。各块40ab基本上由具有有源区40aa的有源子块40aba以及不具有有源区40aa的待用子块40abi构成，在它们之间，与上述同样地，通过连结沟槽栅电极14C来进行分割。另外，触点空穴11(发射触点部)被设置于有源子块40aba，没有被设置于待用子块40abi。另外，在本例中，有源区40aa仅被设置于有源子块40aba的一部分上。通过设为这种结构，与图30等相比，能够实质性限制向发射极金属电极的通路，因此更有效地限制向空穴的发射极金属电极的流入。
图34示出图33的D-D’剖面。如图34所示，该剖面结构与图31相同。并且，图35示出图33的E-E’剖面。如图35所示，该部分的剖面结构除了没有触点槽11(或者触点空穴)以及与此相关联的P+型体触点区域25、P+型锁定防止区域23等以外与图32相同。图36示出图33的F-F’剖面。如图36所示，有源子块40aba中的剖面结构与图8等的线状有源单元区域40a大致相同，待用子块40abi中的剖面结构与图8等的线状待用单元区域40i大致相同。不同点在于，在图8等中的线状有源单元区域40a与线状待用单元区域40i之间的边界中设置了主沟槽栅电极14，与此相对，在有源子块40aba与待用子块40abi之间的边界中设置了连结沟槽栅电极14C。
另外，与图8等同样地，在待用子块40abi中的半导体芯片2表面1a(第一主面)侧的N-型漂移区域20(半导体衬底的表面侧半导体区域)内从下侧起依次设置有P型浮置区域16以及P型体区15，P型浮置区域16的深度比沟槽21的深度深，以覆盖沟槽21(收纳了连结沟槽栅电极14C的沟槽)的下端部的方式分布。根据这种结构，连结沟槽栅电极14C对于空穴，作为阻断沟槽而起作用，阻断发射极通路，从而能够进一步提高空穴累积效果。
即使在本例中，在区域7中说明的有源区40aa与待用区40ai的长度同样地，有源子块40aba与待用子块40abi的长度也根据所要求的特性而能够进行各种变更。如果与本例对应地示出具体尺寸的一例，则例如成为以下尺寸。即，有源子块40aba的长度为5μm左右，待用子块40abi的长度为6μm左右。
此外，在本例中，有源区40aa与待用区40ai的长度与区域7的示例相同，但是按照上述说明的示例，根据需要，也可以变更尺寸。
9.本申请实施方式7(有源单元二维稀疏结构中的全部有源区-有源子块结构)的装置结构的说明(主要从图37至图40)
该区域内说明的示例是例如图33的平面布局的变形例。
在此示出的平面结构例如能够应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构中。在该区域内说明其一例。
图37是用于说明与本申请实施方式7(有源单元二维稀疏结构中的全部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。图38是与图37的D-D’剖面对应的装置剖面图。图39是与图37的E-E’剖面对应的装置剖面图。图40是与图37的F-F’剖面对应的装置剖面图。根据这些图，说明本申请实施方式7(有源单元二维稀疏结构中的全部有源区-有源子块结构)的装置结构。
如图37所示，有源子块40aba的大致全部成为有源区40aa这一点与图33的示例不同。即，在图33的示例中，有源子块40aba的仅一部分的分割成为形成了N+型发射区域12的有源区40aa，但是在本例中，除了触点槽11(或者触点空穴)的部分以外，在有源子块40aba的半导体衬底表面整体上形成了N+型发射区域12。另一方面，与图33的示例同样地，待用子块40abi的大致整个区域成为待用区40ai。该结构在要增加饱和电流时较有效。但是，负载短路时的耐压有可能下降。
因而，如图38所示，图37的D-D’剖面与图34大致相同。另外，如图39所示，图37的E-E’剖面与图35大致相同。另一方面，如图40所示，图37的F-F’剖面在有源子块40aba的半导体衬底表面1a上设置有N+型发射区域12。
10.本申请实施方式8(有源单元二维稀疏结构中的局部N+型浮置-待用区结构)的装置结构的说明(主要从图41至图43)
该区域内说明的示例是例如图30的平面布局的变形例。
在此示出的平面结构例如能够应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构中。在该区域内说明其一例。
图41是用于说明与本申请实施方式8(有源单元二维稀疏结构中的局部N+型浮置-待用区结构)的装置结构的与图7对应的放大俯视图。图42是与图41的D-D’剖面对应的装置剖面图。图43是与图41的E-E’剖面对应的装置剖面图。根据这些图，说明本申请实施方式8(有源单元二维稀疏结构中的局部N+型浮置-待用区结构)的装置结构。
如图41所示，与图30不同，不仅在线状有源单元区域40a内，在与有源区40aa对应的线状待用单元区域40i的部分中也设置了与N+型发射区域12对应的N+型浮置区域29(第一导电型浮置区域)。即，该N+型浮置区域29例如与N+型发射区域12一起通过相同的工艺来同时进行制作。由此，线状待用单元区域40i在其长度方向上被分割为制作了N+型浮置区域29的第一导电型浮置区域形成区段以及没有制作N+型浮置区域29的第一导电型浮置区域非形成区段。
从IGBT内的MOSFET部分注入的电子的一部经由在沟槽侧壁的N型层部分形成的累积层以及在P型侧壁部分形成的反转层，还到达其N+型浮置区域29，从而被注入到P型浮置区域16。在该状态下，当IGBT被截止时，该电子与在P型浮置区域16内残留的空穴再次进行结合被消灭。由此，能够降低截止时的开关损失。
因而，如图42所示，图41的D-D’剖面除了在线状待用单元区域40i中的、有源区40aa的半导体衬底表面1a上设置有N+型浮置区域29以外，与图31大致相同。另一方面，如图43所示，图41的E-E’剖面与图32大致相同。
11.本申请实施方式9(有源单元二维稀疏结构中的全部N+型浮置-待用区结构)的装置结构的说明(主要从图44至图45)
该区域内说明的示例例如是图41的平面布局的变形例。
在此示出的平面结构例如能够应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构。在该区域内说明其一例。
图44是用于说明与本申请实施方式9(有源单元二维稀疏结构中的全部N+型浮置-待用区结构)的装置结构的与图7对应的放大俯视图。图45是与图44的E-E’剖面对应的装置剖面图。根据这些图，说明本申请实施方式9(有源单元二维稀疏结构中的全部N+型浮置-待用区结构)的装置结构。
如图44所示，在本例中，与图41不同，在线状待用单元区域40i的大致整体的半导体衬底的表面1a上设置有N+型浮置区域29。因而，图44的D-D’剖面与图42大致相同。另一方面，图44的E-E’剖面如图45所示那样与图43不同，在线状待用单元区域40i中的半导体衬底的表面1a上设置有N+型浮置区域29。通过设为这种结构，能够扩大以上根据图41说明的、向线状待用单元区域40i的P型浮置区域16注入电子的路径。
12.本申请实施方式10(有源单元二维稀疏结构中的全部N+型浮置-待用区&局部有源区-有源子块结构)的装置结构的说明(主要从图46至图48)
该区域内说明的示例例如与图33和图44组合及其变形例有关。
在此示出的平面结构例如能够应用于图2、图3、图8以及图27至图29的单位单元结构等的剖面结构。在该区域内说明其一例。
图46是用于说明与本申请实施方式10(有源单元二维稀疏结构中的全部N+型浮置-待用区&局部有源区-有源子块结构)的装置结构的与图7对应的放大俯视图。图47是与图46的E-E’剖面对应的装置剖面图。图48是与图46的F-F’剖面对应的装置剖面图。根据这些图，说明宁本申请实施方式10(有源单元二维稀疏结构中的全部N+型浮置-待用区&局部有源区-有源子块结构)的装置结构。
在本例中，如图46所示，线状有源单元区域40a的有源子块40aba的结构与图33大致相同，但是线状待用单元区域40i的结构与图44大致相同。另外，作为追加，在线状有源单元区域40a的待用子块40abi的大致整体的半导体衬底的表面1a上设置有N+型浮置区域29。通过设为这种结构，能够扩大以上根据图41说明的、向待用子块40abi的P型浮置区域16注入电子的路径。
因而，图46的D-D’剖面与图42大致相同，图46的E-E’剖面如图47所示那样与图39不同，在线状待用单元区域40i以及线状有源单元区域40a中的半导体衬底的表面1a上设置有N+型浮置区域29。另外，图46的F-F’剖面与图36不同，在待用子块40abi中的半导体衬底的表面1a上设置有N+型浮置区域29。
13.本申请实施方式11(背面铝掺杂结构)的装置结构及其制法的说明(主要图49)
该区域内说明的示例与半导体衬底的背面侧结构有关，该区域以外的示例全部与半导体衬底的表面侧结构有关。因而，该区域的示例能够应用于该区域以外的其它全部示例中。另外，当然也能够应用于具有除此以外的一般的表面侧结构的IGBT等中。
为了便于说明，在该区域内，按照区域2的示例说明装置结构，参照区域3来简单地说明工艺。
此外，下面，具体地说明IE型沟槽栅IGBT，其背面结构并不限定于IE型IGBT、沟槽栅IGBT，当然也能够应用于其它方式的IGBT等中。
图49是用于说明与本申请实施方式11(背面铝掺杂结构)的装置结构及其制法的装置背面的局部详细剖面图。根据该图，说明本申请实施方式11(背面铝掺杂结构)的装置结构及其制法。
图49示出图8的半导体芯片2的背面侧及其附近的剖面放大图(在芯片的厚度方向上放大背面附近的结构的示意性图)。如图49所示，在半导体衬底2背面侧的P+型集电极区域18下端部的半导体区域内设置有较薄的P型半导体区域(例如厚度0.04至0.1μm左右)、即铝掺杂区域30(第二导电型高浓度集电极触点区域)，其杂质浓度(例如，1×1019/cm3左右)高于P+型集电极区域18的杂质浓度。与铝掺杂区域30接触地，在半导体衬底2背面1b上形成有金属集电极17，如果示出其一例，则从接近半导体衬底2一侧起形成以下结构。即，是作为铝掺杂区域30的杂质源的铝背面金属膜17a(例如，厚度600nm左右)、钛背面金属膜17b(例如，厚度100nm左右)、镍背面金属膜17C(例如，厚度600nm左右)以及金背面金属膜17d(例如，厚度100nm左右)。
接着，简单地说明制法。在区域3中的图26的工艺、即溅射成膜时，将上述铝背面金属膜17a、钛背面金属膜17b、镍背面金属膜17C以及金背面金属膜17d以该顺序进行溅射成膜，通过此时产生的热量，铝被导入到硅衬底中，从而形成铝掺杂区域30。之后，当通过切割等分割为半导体晶圆1的芯片区域时，形成图8的区域(在图8中没有明示详细结构)。
在本申请的各实施方式中，具有以下结构：在导通状态下在发射极侧累积空穴，加快电子的注入另一方面，将背面集电极侧的PN二极管相反设为低注入效率的二极管，从而实现低开关损失化。在此，为了形成低注入效率的背面二极管，减小P+型集电极区域18的载流子浓度Qp与N型场截止区域19的载流子浓度Qn之比(以下称为“载流子浓度比)、即(Qp/Qn)较有效。但是，为此当过于减小P+型集电极区域18的载流子浓度Qp时，背面金属触点的特性恶化。因此，在本例中，设置有杂质浓度高于从背面的铝膜导入的P+型集电极区域18的杂质浓度的铝掺杂区域30。作为载流子浓度比，例如能够优选例示1.5左右(范围例如1.1至4左右)。在本申请的各实施方式中，设为在导通状态下在发射极侧累积空穴而加快电子的注入的结构。此时，从表面侧注入的电子到达背面集电极侧，加快来自背面PN二极管的空穴的注入。并且，所注入的该空穴到达表面而加快来自表面侧的电子的注入。当使用本申请的各实施方式时，由于这种正反馈现象，容易引起N-漂移区域20的传导率调制，因此即使将背面集电极侧的PN二极管设为称为更低注入效率的标准，也能够实现不易产生导通电压的增加的装置。
14.本申请实施方式12(单元区域周边结构：虚拟单元&周边接合触点结构)的装置结构的说明(主要从图50至图52)
在区域14至16中示出在图2等中说明的单元区域10的端部结构的各种示例。首先，在该区域内，说明与图2大致对应地示例。
图50是用于说明与本申请实施方式12(单元区域周边结构：虚拟单元&周边接合触点结构)的装置结构的与图6的单元区域角部切出区域R4的放大俯视图。图51是与图50的G-G’剖面对应的装置剖面图。图52是与图50的H-H’剖面对应的装置剖面图。根据这些图，说明本申请实施方式12(单元区域周边结构：虚拟单元&周边接合触点结构)的装置结构。
如图50所示，在单元区域10的端部中，在线状单位单元区域40(图4)的宽度方向(线状有源单元区域40a、线状待用单元区域40i等的宽度方向)上设置有一个至多个虚拟单元区域34(线状虚拟单元区域)。在虚拟单元区域34内与线状有源单元区域40a同样地设置有P+型体触点区域25d。
另一方面，在线状单位单元区域40(图4)的长度方向的端部中，在没有形成端部沟槽栅电极14P以及宽度较窄(与线状有源单元区域40a相同大小的宽度)N+型发射区域12等(在本例中，没有形成N型空穴势垒区域24)的区域包括以上设置有虚拟单元区域34的区域在内被设置成端部缓冲区域。在这些端部缓冲区域的外部以包围这些端部缓冲区域的方式设置有环状的P型单元周边接合区域35(第二导电型单元周边接合区域)，构成该P型单元周边接合区域35的P型单元周边区域16P例如通过与P型浮置区域16相同的工艺来同时形成。
在该P型单元周边接合区域35上，沟槽栅电极14从单元区域10作为栅极引出部14w而延伸，在P型单元周边接合区域35内设置有具有与单元区域10类似的结构的多个P+型体触点区域25P。
接着，图51示出图50的G-G’剖面。如图51所示，线状单位单元区域40与在图8中说明的情况相同。另一方面，单元周边部分也与在图2等中说明的情况基本相同，更详细地进行说明，在虚拟单元区域34以及P型单元周边接合区域35(包括到图2示出的浮置场限环的部分)中的半导体衬底2的表面1a上设置有P型体区15。在虚拟单元区域34内设置触点槽11(或者触点空穴)等，还设置有发射极触点。并且，在虚拟单元区域34内还设置有P+型体触点区域25d以及P+型锁定防止区域23，在本例中，除了不具有N型空穴势垒区域以及N+型发射区域12以外，具有与线状有源单元区域40a相同的结构。
在P型单元周边接合区域35内，同样地设置触点槽11(或者触点空穴)等，还设置P+型体触点区域25P以及P+型锁定防止区域23P，在P型体区15下侧还设置有P型单元周边区域16P。在该P型单元周边区域16P内例如通过与线状单位单元区域40中的P型浮置区域16相同的工艺来同时形成。
接着，图52示出图50的H-H’剖面。如图52所示，与图51的情况大致同样地，在线状待用单元区域40i以及P型单元周边接合区域35等中的半导体衬底2表面1a上设置有P型体区15。在线状待用单元区域40i与P型单元周边接合区域35之间的边界附近设置有端部沟槽栅电极14P，成为端部缓冲区域的一部分。另外，在线状待用单元区域40i下的P型体区15的下侧设置有P型浮置区域16，其深度与其它部分同样地，比沟槽21深，覆盖收纳了端部沟槽栅电极14P的沟槽21的下端部。
并且，与图51同样地，在P型单元周边接合区域35的部分也设置触点槽11(或者触点空穴)等，还设置有发射极触点。在该发射极触点下的半导体衬底2的表面区域内设置有P+型体触点区域25P以及P+型锁定防止区域23P，在其下部与其它部分同样地设置有P型单元周边区域16P。
15.本申请实施方式13(单元区域周边结构：广域周边接合结构)的装置结构的说明(主要图53以及图54)
该区域内说明的示例是在区域14内说明的示例的一个变形例。
该区域内说明的示例是在区域14内说明的示例的变形例，特征在于，单元周边接合区域下的P型浮置区域延伸至虚拟单元区域下这一点。
图53是用于说明与本申请实施方式13(单元区域周边结构：广域周边接合结构)的装置结构的与图6的单元区域角部切出区域R4的放大俯视图。图54是与图53的K-K’剖面对应的装置剖面图。根据这些图，说明本申请实施方式13(单元区域周边结构：广域周边接合结构)的装置结构。
在图53中示出平面布局，该图53与图50大致相同。不同的部分在于表示图53的K-K’剖面的图54(与图51对应)。即，与图51不同，单元周边接合区域35下的P型浮置区域16P延伸至虚拟单元区域34下侧。
16.本申请实施方式14(单元区域周边结构：虚拟单元下空穴势垒结构)的装置结构的说明(主要图55)
该区域内说明的示例是在区域14内说明的示例的其它一个变形例，特征在于在虚拟单元区域内也设置有N型空穴势垒区域这一点。
图55是用于说明与本申请实施方式14(单元区域周边结构：虚拟单元下空穴势垒结构)的装置结构的与图50的G-G’剖面对应的装置剖面图。根据该图，说明本申请实施方式14(单元区域周边结构：虚拟单元下空穴势垒结构)的装置结构。
在表示图53的K-K’剖面的图55(与图51对应)中示出本例的剖面结构的特征。如图55所示，在本例中，在虚拟单元区域34下侧附加了N型空穴势垒区域24d。
17.与本申请的全部有关的研究以及与各实施方式有关的补充说明
本申请的发明人在用于实现提高IE型沟槽栅IGBT中的所有空穴累积效果的研究中，弄清了以下设计方针(在本申请实施方式中，执行它们中的至少一个)。下面，具体地说明具有N-型漂移区域(N-基区)的装置。即，
(1)在窄有源单元IE型沟槽栅IGBT中，通过使待用单元区域下的P型体区深P型区域浮置，来容易累积空穴。即，“深浮置P区域”的导入。
(2)使沟道区域、即P型体区设为较浅，延长从沟道最深部至沟槽最深部的距离，由此延长空穴的退路(空穴电流的限制)。为了实现导通电阻低的装置，需要提高电子注入效率，为此，需要减少空穴电流。即，需要设为累积到N基区的上端部的空穴不向发射极方向排出。
(3)根据与(2)相同的理由，加深沟槽。将(2)、(3)进行组合、即，“深沟槽化(空穴电流的限制)”。
(4)通过缩小有源单元区域两侧的沟槽间隔，缩小空穴的退路，即，“窄有源单元化(空穴电流的限制)”。这在某种意义上也是“广待用单元化”。
(5)通过在有源单元区域下侧导入N型空穴势垒，抑制通过了发射极的空穴的退出。即，“空穴势垒的导入(空穴电流的限制)”。
(6)通过减小N-型漂移区域的厚度，来提高空穴浓度。即，“芯片薄膜化”(此外，通过薄膜化也向沟槽底部的电场集中增加)。
(7)实质地限制有源单元区域的长度方向(有源区以及待用区的导入)。即，“有源单元二维稀疏结构的导入(空穴电流的限制)”。
(8)通过改善单元周边的触点等，防止耐压的下降。即，“单元周边触点等结构的导入”。
(9)确保背面的触点特性的同时降低背面二极管的空穴注入效率。即，“铝高浓度掺杂层的导入以及背面低注入效率化”。
其中，通过导入深浮置P区域，耐压的变化变得缓慢(这是由于，当扩大待用单元区域40i的宽度等参数时电场强度迅速地上升的沟槽下端部被深浮置P区域覆盖，由此电场集中得到缓和)。由此，由深沟槽化、窄有源单元化、广待用单元化、空穴势垒的导入、芯片薄膜化、有源单元二维稀疏结构的导入等设为内部结构得到的空穴累积效率提高等的设计自由度增加。因而，由这些内部结构得到的空穴累积效率提高也能够与深浮置P区域的导入独立地应用，但是通过组合，能够有效地提高装置特性。
另一方面，空穴累积效率提高策略招致开关特性的恶化，因此当通过铝高浓度掺杂层的导入以及背面低注入效率化等来补充这些缺点时，避免缺点的同时能够大幅改善空穴累积效率。但是，当然不一定需要这种铝高浓度掺杂层的导入以及背面低注入效率化等。因而，铝高浓度掺杂层的导入以及背面低注入效率化还能够与深浮置P区域的导入、由除此以外的内部结构得到的空穴累积效率提高等独立地执行。
18.与材料晶圆有关的补充说明(主要图56以及图57)
图56是与图6至图8对应的IE型沟槽IGBT装置“X”以及具有与该“X”相同的导通电阻等的非IE型沟槽IGBT装置“Y”(比较例)的深度方向的空穴浓度分布(纵轴为对数存储器)。图57是表示使图56的装置“X”以及“Y”的结晶电阻率发生变化的情况下的开关损失的比率(以各个装置的结晶为低浓度的情况为基准)的变化的曲线图。根据这些图，进行与材料晶圆有关的补充说明。
通常，作为IGBT用的单晶硅晶圆，使用FZ(Floating Zone：浮区熔融)法的晶圆。这是由于，在开关特性较重要的IGBT装置中，是在漂移区域内耗尽层容易延伸的高电阻的结晶，并且要求电阻率的晶圆之间偏差小的铸锭。即，认为在容易扩大晶圆直径但是另一方面沿铸锭的主轴而电阻率(杂质浓度)发生较大变化的CZ(Czochralski：直拉单晶)法中，难以设计装置，通常认为难以灵活运用铸锭的实质性全长。
例如，图57示出的数据图是对与图6至图8对应的IE型沟槽IGBT装置“X”(例如，耐压600伏左右)以及具有与“X”相同的导通电阻(耐压)的非IE型沟槽IGBT装置“Y”的开关损失之比进行比较的图。如图57所示，在IE型沟槽IGBT装置“X”中，在电阻率变化27％左右时(与CZ结晶铸锭的轴方向的电阻率的偏差对应)，开关损失变化30％左右，与此相对，在非IE型沟槽IGBT装置“Y”中，变化其三倍左右的90％左右。这种振幅通常在产品中是不允许的。
这是由于，如图56所示，在非IE型沟槽IGBT装置“Y”中，为了降低导通电阻，必须提高背面二极管的注入效率，与此相对，在IE型沟槽IGBT装置“X”中，由于表面侧的空穴累积效果，整体的空穴分布变得较平坦。这样，当背面二极管的注入效率提高时，存在各种特性的结晶浓度依赖性变得陡峭这种缺点。
因而，在本申请的各实施方式的IE型沟槽栅IGBT中，即使是CZ法的结晶，通常允许作为产品而能够进行装置设计。但是，当以摄氏450度左右的温度对CZ结晶进行退火时，产生热施主(Thermal Donor)，存在实质的N型杂质能上升这种问题。因而，在该情况下，优选在CZ结晶之中也使用氧浓度较低的MCZ(Magnetic Fiield Applied CZ)法的结晶。在MCZ结晶的中也特别优选HMCZ(Horizontal MCZ)法、CMCZ(Cusp MCZ)法等的结晶。这些低氧MCZ结晶的氧浓度通常为3×1017/cm3至7×1017/cm3左右。与此相对，FZ(Floating Zone：浮区熔融)结晶的氧浓度通常为1×1016/cm3左右，不使用磁场的通常的CZ结晶的氧浓度通常为1×1018/cm3左右。
此外，例如当假设耐压600伏至1200伏左右的范围时，作为特别适合于IGBT的高电阻CZ结晶的电阻率的范围在20Ωcm左右至85Ωcm左右的范围内。\
这样，在IGBT中，当使用CZ结晶时，与氧浓度低的FZ结晶不同，具有机械强度大、热应变强的这种优点。另外，与FZ结晶相比，CZ结晶还具有较容易使晶圆大口径化这种优点。另外，越使大口径化则热应力的问题越重要，因此使用CZ结晶更加有利。另外，将相同口径的晶圆的单价进行比较时，CZ结晶更廉价(例如，8英寸且FZ结晶的50％左右)。
另外，虽然并不一定是必须的，但是在使用了CZ结晶的IE型沟槽IGBT装置中，降低背面二极管的注入效率在开关特性上更有利，因此在区域13(图49)中说明的背面铝类触点结构较有利。即，及时降低P+型集电极区域18(图49)的浓度，也能够通过铝掺杂区域30与铝背面金属膜17a的组合来确保良好的触点。
此外，该区域内说明的CZ结晶的应用能够应用于在本申请中说明的所有实施方式中。
19.与单元区域周边结构有关的补充说明(主要图58以及图59)
该区域的说明基本上是与区域14有关的补充说明。
图58是更详细地图示与图50大致相同的部分(特别是单元区域外的周边部分)的图6的单元区域角部切出区域R4及其周边的放大俯视图。图59是与图50的H-H’剖面对应的装置剖面图(大致与图52对应)。根据这些图，进行与单元区域周边结构有关的补充说明。
如图58所示，与图50同样地，在单元区域10的端部中，在线状单位单元区域40(图4)的宽度方向(线状有源单元区域40a、线状待用单元区域40i等的宽度方向)上设置有一个至多个虚拟单元区域34(线状虚拟单元区域)。在虚拟单元区域34内与线状有源单元区域40a同样地设置有P+型体触点区域25d。
另一方面，在线状单位单元区域40(图4)的长度方向的端部中，没有形成端部沟槽栅电极14P以及宽度较窄的(与线状有源单元区域40a相同大小的宽度)N+型发射区域12等(在本例中，也没有形成N型空穴势垒区域24)的区域，包括以上设置了虚拟单元区域34的区域在内被设置成端部缓冲区域。在这些端部缓冲区域的外部以包围这些端部缓冲区域的设置有环状的P型单元周边接合区域35(第二导电型单元周边接合区域)，构成该P型单元周边接合区域35的P型单元周边区域16P(周边第二导电型区域)例如通过与P型浮置区域16相同的工艺来同时形成。
在该P型单元周边接合区域35上侧，沟槽栅电极14从单元区域10作为栅极引出部14w而延伸，在P型单元周边接合区域35内设置有具有与单元区域10类似结构的多个P+型体触点区域25P(该部分也与周边触点部41对应)。
金属发射电极8覆盖到单元区域10的周边外部为止，在周边触点部41中，与P型单元周边区域16P进行电连接。金属栅极布线7在金属发射电极8的周边部中延伸，在金属栅极布线-沟槽栅电极连接部13中与栅极引出部14w相连接。
接着，图59示出图58的H-H’剖面。如图59所示，与图52同样地，在线状待用单元区域40i以及P型单元周边接合区域35等中的半导体衬底2表面1a上设置有P型体区15。在线状待用单元区域40i与P型单元周边接合区域35之间的边界附近设置有端部沟槽栅电极14P，成为端部缓冲区域的一部分。另外，在线状待用单元区域40i下的P型体区15的下侧设置有P型浮置区域16，其深度与其它部分同样地，比沟槽21e(21)深，覆盖收纳了端部沟槽栅电极14P的沟槽21e(21)的下端部。
并且，在P型单元周边接合区域35的部分中也设置触点槽(或者触点空穴)等，还设置有发射极触点(周边触点部41)。在该发射极触点下的半导体衬底2表面区域内设置有P+型体触点区域25P以及P+型锁定防止区域23P，在其下部与其它部分同样地设置有P型单元周边区域16P(周边第二导电型区域)。
设置周边触点部41的理由是，如图1以及图6所示，在单元区域10的外部周边环状地设置有单元周边接合区域35，在该部分的衬底区域内设置有P型单元周边区域16P(周边第二导电型区域)。该单元周边接合区域35的面积相当大，如果不设置周边触点部41，则该部分中容易累积空穴。如果不设置周边触点部41，则累积的空穴必然地流向单元区域(空穴的不期望的流动)，从而降低锁定耐性。在这一点上，如图59所示，单元周边接合区域35的P型单元周边区域16P(周边第二导电型区域)与单元区域10的P型浮置区域16电分离有效阻止空穴的不期望的流动。另外，端部沟槽21e的存在也有助于阻止空穴的不期望的流动。此外，在本例中，在比端部沟槽21e更靠外侧处，不设置将栅极引出部14w相连结的沟槽。这是由于，当设置这样的沟槽(与端部沟槽21e相同或者比端部沟槽21e更深的沟槽)时，在该部分中由于空穴的流动而引起电压下降，从而降低锁定耐性。另外，通过通常存在的金属栅极布线7的存在来限制将周边触点部41向单元周边接合区域35的宽度方向延伸的情况。这是由于，通常，金属发射极电极8与金属栅极布线由同一层的金属层构成。
20.与代表实施方式的一个轮廓有关的补充说明或者研究(主要图60)
在此，作为代表实施方式的一例，对区域7的示例进行补充说明或者研究。此外，已经详细说明了装置结构。因此在此不重复进行说明。
图60是用于说明代表实施方式的一个轮廓的与图30对应的放大俯视图。
如图60所示，本例的特征与图7的情况不同，并非在整个线状有源单元区域40a的长度方向的大致全长上设置N+型发射区域12，而是在于，仅在与有源区40aa对应的部分中设置有N+型发射区域12。
21.概要
以上，根据实施方式具体地说明了由本发明者进行的发明，但是本发明并不限定于此，当然在不脱离其要旨的范围内能够进行各种变更。
例如，在上述各实施方式中，具体地说明了使用掺杂质多晶硅(Doped Poly-silicon)等用作栅极多晶硅部件的示例，本申请的发明并不限定于此，也可以应用非掺杂多晶硅(Nondoped Poly-silicon)膜，在成膜之后通过离子注入等来添加所需杂质。
并且，在上述实施方式中，说明了使用非外延晶圆在晶背研磨之后从背面形成高浓度杂质层的示例，本申请的发明并不限定于此，当然也能够应用于使用外延晶圆来制造的示例。
在上述实施方式中，主要以穿通型的IGBT为例具体地进行了说明，但是本申请的各实施方式的各特长部分包括区域13的结构在内当然也能够应用于非穿通型的IGBT中。
另外，在上述实施方式中，主要以单片的IGBT为例具体地进行了说明，但是本申请的各实施方式并不限定于此，当然也能够应用于作为集成电路的一部分在芯片内集成的IGBT。
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