半导体装置的制作方法

本发明涉及一种半导体装置，例如涉及一种包括具有阻止部的配线基板的半导体装置。

背景技术：

在日本特开第2003-92374号公报(专利文献1)以及美国专利第6853089号的说明书(专利文献2)中记载有如下内容：在搭载于配线基板上的半导体芯片和形成于配线基板的主面的电极之间形成槽，从而抑制粘接剂流出。

专利文献1：日本特开第2003-92374号公报

专利文献2：美国专利第6853089号说明书

配线基板是，与包括半导体设备在内的多个电子元件电连接以使这些电子元件彼此电连接从而使电路工作的配线材料。因此，在配线基板上搭载有半导体设备的情况下，半导体设备所具备的电极和配线基板所具备的端子彼此电连接。而且，为了保护将半导体设备的电极和配线基板的端子电连接的连接部分，优选用例如树脂等密封该连接部分。

然而，基于半导体装置的各种规格，在配线基板的设备搭载面上，半导体设备搭载于各种位置。因此，根据半导体装置的规格，有时会出现在配线基板的设备搭载面的周边端部附近搭载有半导体设备的情况。

然而，若半导体设备搭载于设备搭载面的周边端部附近，则用于密封连接部分的上述树脂有时会扩展至设备搭载面的周边端部，或者超过设备搭载面的周边端部而扩展。

技术实现要素：

因此，优选在配线基板的设备搭载区域附近设置用于阻挡树脂流出的阻止部(例如，壁或槽)。由此，即使配置在该设备搭载区域(或者树脂配置区域)的树脂的一部分向设备搭载区域的外侧溢出，也能够阻挡该溢出的树脂流出至设备搭载面的周边端部。

然而，如上所述，半导体设备的布局或半导体装置的规格多种多样。因此，在将上述阻止部设置在配线基板上时，优选还要考虑这些点。

其他技术问题和新的特征明确记载于本说明书中以及附图中。

一种实施方式的半导体装置包括搭载于配线基板的第1面上的半导体设备。在上述第1面，上述半导体设备和上述第1面所具有的第1边之间的间隔小于上述半导体设备和上述第1面所具有的第2边之间的间隔。并且，在上述第1面，上述半导体设备和上述第1边之间形成有阻止部。

根据上述一种实施方式，能够提高半导体设备的可靠性。

附图说明

图1是表示一种实施方式的半导体装置所具有的电路的结构例的说明图。

图2是图1所示的半导体装置的设备搭载面侧的平面图。

图3是图2所示的半导体装置的沿A-A线的剖视图。

图4是表示图2所示的半导体装置的下表面侧的结构的平面图。

图5是图2所示的逻辑设备的前表面侧的平面图。

图6是图2所示的存储设备的前表面侧的平面图。

图7是图6的沿A-A线的剖视图。

图8是强调表示图2所示的配线基板的设备搭载面中的配置在逻辑设备和配线基板的边之间的存储设备周边的平面图。

图9是图8的沿A-A线的剖视图。

图10是强调表示图2所示的配线基板的设备搭载面中的配置在配线基板的角部的存储设备周边的平面图。

图11是强调表示配置在逻辑设备和配线基板的边之间的存储设备以及逻辑设备周边的平面图。

图12是强调表示配置在逻辑设备和配线基板的边之间的存储设备以及配置在该存储设备旁的存储设备周边的平面图。

图13是表示用图1至图12来进行说明的半导体装置的制造工序的概要的说明图。

图14是表示在图13所示的配线基板准备工序中准备的配线基板的设备搭载面侧的平面图。

图15是表示在图13所示的连接部密封工序中将树脂配置在半导体设备和配线基板之间以密封半导体设备的电极和配线基板的端子的连接部分的状态的平面图。

图16是表示图13的变形例的半导体装置的制造工序的概要的说明图。

图17是表示在图16所示的密封材料配置工序中将树脂材料配置在设备搭载区域的状态的平面图。

图18是表示在图16的设备搭载工序中从背面侧按压半导体设备而使其搭载于配线基板上的状态的放大剖视图。

图19是图9的变形例的半导体装置的放大剖视图。

图20是图2的变形例的半导体装置的平面图。

图21是图2的变形例的半导体装置的俯视图。

图22是图21的沿A-A线的剖视图。

图中：10-配线基板，10b-下表面(面、主面、安装面)，10s-侧面，10s1、10s2、10s3、10s4-基板边，10t-上表面(面、主面、设备搭载面)，12TW-通孔配线，12VW-过孔配线，12WL-配线，13-绝缘层，13c-中心层(中心材料、中心绝缘层)，14-焊盘(焊接引线、半导体设备连接用端子)，15-端子(凸台、外部连接端子)，17b、17t、18-绝缘膜(阻焊膜)，21P-电极(芯片端子、焊盘)，21s1、21s2、21s3、21s4、22s1、22s2、22s3、22s4-设备边(边)，22-半导体芯片(存储芯片)，22DB、33-粘接材料，22P-电极(芯片端子、焊盘)，22WL-配线，22WS-配线基板(封装基板)，30-按压夹具，31-部件(散热部件)，31SU-支承部，32-粘接层，BW-电线(导电性部件)，BR1-区域，CAC-输入输出电路，CG1、CG2-间隙，CTL-控制电路，DBR-设备搭载区域，DM、DM1、DM11、DM12、DM2、DM3、DMT-阻止部，DMs-侧面，LC-逻辑设备(半导体设备)，LCb-背面(主面、下表面)，LCt-前表面(主面、上表面)，M1、M2、M3、M4、MC-存储设备(半导体设备)，MCb-背面(主面、下表面)，MCt-前表面(主面、上表面)，MR-密封体(树脂、密封材料)，NCL-密封材料，PD-电极(焊盘)，PKG1、PKG2、PKG3、PKG4-半导体装置，PR1、PR3、PR4-周边区域，PRC-运算处理电路，PWR1、PWR2-电力供给路径，RAM-存储电路，SB1-焊球(焊料材料、外部端子、电极、外部电极)，SB2-突起电极(凸点电极、导电性部件)，SGP1、SGP2-信号传输路径，SP1、SP2、SP3、SP4、SP5、SP6、SP7、SPL1、SPL3、SPLs1、SPLs2、SPLs3、SPLs4、SPMM1-间隔(间距)，UF-树脂(底部填充树脂、绝缘性树脂)，WL1、WL2、WL3、WL4、WL5、WL6-配线层。

具体实施方式

(对本申请说明书的记载形式、基本术语、用法的说明)

在本说明书中，根据需要并且为了便于理解，将实施方式分为多个部分进行记载，但是，除非有明确的说明，这些多个部分并非是彼此独立的，无论记载于前还是后，其表示单一例子的各个部分、一者为另一者的部分详细说明或者部分或全部的变形例。另外，原则上省略对相同部分的重复说明。而且，除非有明确的说明、除非理论上被限定为该数量以及除非从文字记载明确可知并非如此，实施方式中的各个构成要件并不一定是必需的。

同样，在实施方式等的记载中，针对材料、组成等而言，即使表述为“由A构成的X”等，除非有明确记载或者除非从文字记载明确可知并非如此，均不排除包括除了A以外的其他要件。例如，针对成分而言，表示“X包括A作为主要成分”等。例如，针对“硅部件”等而言，不只限于纯硅，理应包括SiGe(硅锗)合金或其他以硅为主要成分的多元合金、包含有其他添加物等的部件。并且，针对镀金、Cu层、镀镍等而言，除非有明确记载，不仅包括纯元素，也分别包括以金、铜、镍等为主要成分的部件。

而且，针对特定的数值、数量而言，除非有明确记载、除非理论上只限定为该数以及除非从文字记载明确可知并非如此，可以是超过该特定数值的数值，也可以是小于该特定数值的数值。

并且，在实施方式的各附图中，对相同或同等的部分标注相同或类似的符号或参考编号，并原则上省略重复说明。

并且，在附图中，在视图复杂时或能够明确区分与空隙的区别时，即使是剖视图有时也省略剖面线等。相关的，在通过说明能够明确的情况下，即使在平面上是封闭的孔，有时会省略背景的轮廓线。而且，为了明确表示并非空隙或者为了明确表示区域的边界，即使不是剖视图有时也会使用剖面线或点图形。

并且，在本申请中，例如将在由硅(Si)等构成的半导体基板上形成集成电路之后分割成多个单片而获得的半导体装置称作半导体芯片。并且，将具有上述半导体芯片、搭载有上述半导体芯片的基体材料(例如，配线基板或引线框)以及与上述半导体芯片电连接的多个外部端子的半导体装置称作半导体封装体。并且，有时将半导体芯片以及半导体封装体称作半导体设备或者半导体装置。半导体设备或者半导体装置是半导体芯片以及半导体封装体的总称。并且，半导体设备或者半导体装置包括多个半导体设备搭载于配线基板等基体材料上的装置。例如，在以下的实施方式中，将多个半导体设备搭载于配线基板上的装置称作半导体装置。因此，在以下的实施方式中，半导体设备意味着半导体芯片或者半导体封装体。

<半导体装置的电路结构例>

首先，对半导体装置PKG1的电路结构例进行说明，然后对半导体装置PKG1的结构进行说明。图1是表示本实施方式的半导体装置所具有的电路的结构例的说明图。

另外，在图1中，在逻辑设备LC所具有的多个电路中，作为代表图示了对存储设备MC所具备的存储电路RAM的工作进行控制的控制电路CTL以及进行例如图像显示系统等的运算处理的运算处理电路PRC。并且，在图1中，在存储设备MC所具有的多个电路中，作为代表图示了进行数据信号的输入输出动作的输入输出电路CAC以及用于存储数据信号的存储电路RAM。并且，在图1中，为了容易理解，作为代表图示了多个配线路径(信号传输路径或电力供给路径)中的一部分路径。

如图1所示，本实施方式的半导体装置PKG1具有配线基板10、搭载于配线基板10的上表面10t的多个半导体设备。在图1所示的例子中，多个半导体设备包括：由形成有存储电路的四个存储设备MC(存储设备M1、M2)以及具备分别控制四个存储设备MC的动作的控制电路的逻辑设备LC。另外，多个半导体设备的数量不只限于上述，可以存在各种变形例。尤其，就存储设备MC的数量而言，根据设置在半导体装置PKG1的系统所需的存储容量而不同。存储容量的值与存储设备MC的数量成正比，因此，例如存储设备MC的数量可以是一个也可以是多个。并且，在上表面10t上也可以搭载多个逻辑设备LC。并且，也可以搭载具有除了逻辑设备LC以及存储设备MC以外的功能的半导体设备。而且，也可以搭载逻辑设备LC或存储设备MC中的任意一个半导体设备。

图1所示的多个存储设备MC分别具备：被称作DRAM(Dynamic Random Access Memory，动态随机存取存储器)的存储电路(以下，称作存储电路RAM)、对存储电路RAM进行数据信号的输入输出动作的输入输出电路CAC。并且，与多个存储设备MC电连接的逻辑设备LC具备：对存储设备MC的存储电路RAM的动作进行控制的控制电路CTL、对数据信号进行运算处理的运算处理电路PRC。

并且，在多个存储设备MC分别连接有在存储设备MC与逻辑设备LC之间传输电信号的多个信号传输路径SGP1。多个信号传输路径SGP1中包括例如传输数据信号的数据信号传输路径、为了使动作时间同步而传输时钟信号的时钟信号传输路径以及传输用于控制输入输出动作(包括读取动作和写入动作)的控制信号的控制信号传输路径。多个信号传输路径SGP1分别与逻辑设备LC连接。

并且，在多个存储设备MC上分别连接有供给用于驱动输入输出电路CAC或存储电路RAM的电力的电力供给路径PWR1。电力供给路径PWR1包括供给电源电位的路径以及供给基准电位的路径。另外，若输入输出电路CAC和存储电路RAM的驱动电压不同，则可以在多个存储设备MC上分别连接供给不同电源电位的多种电力供给路径PWR1。

并且，在逻辑设备LC上连接有分别与多个存储设备MC之间传输电信号的多个信号传输路径SGP1。多个信号传输路径SGP1包括：在逻辑设备LC与存储设备MC之间传输数据信号的数据信号传输路径、在逻辑设备LC与存储设备MC之间传输用于使动作时间同步的时钟信号的时钟信号传输路径、在逻辑设备LC与存储设备MC之间传输用于控制输入输出动作的控制信号的控制信号传输路径。

并且，在逻辑设备LC上连接有与半导体装置PKG1的外部设备之间传输电信号的多个信号传输路径SGP2。信号传输路径SGP2包括：例如在逻辑设备LC与外部设备之间传输数据信号的数据信号传输路径、在逻辑设备LC与外部设备之间传输用于使动作时间同步的时钟信号的时钟信号传输路径、在逻辑设备LC与外部设备之间传输用于控制外部设备或者逻辑设备LC所具备的电路的动作的控制信号的控制信号传输路径。

并且，在逻辑设备LC上连接有供给用于驱动运算处理电路PRC或控制电路CTL的电力的电力供给路径PWR2。并且，在逻辑设备LC上连接有电力供给路径PWR1，该电力供给路径PWR1供给用于驱动对存储设备MC的输入输出动作进行控制的电路的电力。电力供给路径PWR1以及电力供给路径PWR2包括供给电源电位的路径以及供给基准电位的路径。另外，逻辑设备LC具备多个电路。若逻辑设备LC所具备的多个电路所要求的电压互不相同，则可以在逻辑设备LC上连接供给不同电源电位的多种电力供给路径PWR1、PWR2。

如上所述，在逻辑设备LC上除了连接有与存储设备MC连接的信号传输路径SGP1之外，还连接有与外部设备连接的信号传输路径SGP2。因此，如同后述，与存储设备MC的周围相比，在逻辑设备LC的周边密集形成有更多数量的配线。

<半导体装置的结构>

接着，对图1所示的半导体装置PKG1的结构进行说明。图2是图1所示的半导体装置的设备搭载面侧的平面图。图3是图2所示的半导体装置的沿A-A线的剖视图。图4是表示图2所示的半导体装置的下表面侧的结构的平面图。图5是图2所示的逻辑设备的前表面侧的平面图。图6是图2所示的存储设备的前表面侧的平面图。图7是沿图6的A-A线的剖视图。

另外，图2虽然是平面图，但是为了便于理解设置在配线基板10的周边部的阻止部DM的位置，在阻止部DM附加了图案而进行表示。在之后的平面图中，在阻止部DM也附加相同的图案而进行表示。并且，图3虽然是剖视图，但是为了便于理解，省略了对绝缘层13、绝缘膜17t、绝缘膜17b以及树脂UF的剖面线。并且，在图3以及图7中，为了便于理解，减少了电极的数量而进行表示。因此，图5以及图6所示的半导体设备的电极数量和图3或图7所示的半导体设备的电极数量不同。但是，半导体设备不只限于图3、图5、图6或图7所示的例子，可以存在各种变形例。

如图3所示，配线基板10具有供逻辑设备LC以及存储设备MC搭载的上表面(面、主面、设备搭载面)10t、与上表面10t相反的一侧的下表面(面、主面、安装面)10b以及配置在上表面10t和下表面10b之间的多个侧面10s，并且如图2所示的俯视时的配线基板10的外形形状呈四边形。在图2所示的例子中，配线基板10的平面尺寸(俯视时的尺寸、上表面10t以及下表面10b的尺寸、外形尺寸)为例如其一边长度为30mm至100mm左右，并且其平面形状呈四边形。

如图2所示，俯视时，配线基板10的上表面10t(以及图3所示的下表面10b)具有基板边10s1以及位于与该基板边10s1相对的一侧的基板边10s2。并且，配线基板10的上表面10t(以及图3所示的下表面10b)还具有与基板边10s1以及基板边10s2相交的基板边10s3以及位于与该基板边10s3相对的一侧且与基板边10s1以及基板边10s2相交的基板边10s4。

在图2所示的例子中，基板边10s1以及基板边10s2分别沿Y方向延伸。并且，基板边10s3以及基板边10s4分别沿与Y方向正交的X方向延伸。

配线基板10为用于使包括搭载于上表面10t侧的逻辑设备LC在内的多个半导体设备和未图示的主板(安装基板)电连接的中介层(中继基板)。并且，配线基板10构成使搭载于上表面10t侧的逻辑设备LC和多个存储设备MC电连接的传输路径的一部分。

并且，如图3所示，配线基板10具有使设备搭载面(上表面10t)侧和安装面(下表面10b)侧电连接的多个配线层。在图3所示的例子中，具备由配线层WL1、WL2、WL3、WL4、WL5以及WL6构成的六层配线层。各个配线层具有配线12WL(即供给电信号或电力的路径)等导体图案，并且被绝缘层13覆盖。

并且，配线基板10如下形成：例如，利用堆积方法(build up)分别在由将树脂浸渍于玻璃纤维而成的预成型材料构成的中心层(中心材料、中心绝缘层)13c的上表面以及下表面层叠多个配线层而成。并且，中心层13c的最上面侧的配线层WL3和最下面侧的配线层WL4经由通孔配线12TW而电连接，其中，通孔配线12TW埋入于多个贯穿孔(通孔)中，而该贯穿孔以从中心层13c的上表面和下表面中的一个表面贯穿到另一个表面的方式设置。

如图3所示，在配线基板10的上表面10t形成有与逻辑设备LC或存储设备MC电连接的多个焊盘(焊接引线、半导体设备连接用端子)14。并且，在配线基板10的下表面10b形成有作为半导体装置PKG1的外部输入输出端子的多个端子(凸台、外部连接端子)15。多个焊盘14和多个端子15经由形成在配线基板10的配线12WL、过孔配线12VW以及通孔配线12TW彼此电连接。

并且，多个配线层中的配置在最靠上表面10t侧的配线层WL1的大部分被绝缘膜17t覆盖。并且，多个配线层中的配置在最靠下表面10b侧的配线层WL6的大部分被绝缘膜17b覆盖。

另外，在图3所示的例子中，作为配线基板10示出了在中心材料(中心层13c)的上表面侧以及下表面侧分别层叠多个配线层而成的配线基板。然而，作为图3的变形例，也可以使用不具有由预成型材料等硬质材料构成的中心层13c而是将绝缘层13和配线12WL等导体图案依次层叠而形成的所谓的无芯基板。当使用无芯基板时，不形成通孔配线12TW，各个配线层经由过孔配线12VW彼此电连接。并且，在图3中，例示了具有六层配线层的配线基板10，但是，作为变形例，也可以使用具有七层以上或者五层以下的配线层的配线基板。

并且，图3所示的多个端子15为形成在配线基板10所具有的多个配线层中的最下层(在图3所示的例子中为第六层配线层WL6)的导体图案。具体而言，形成在最下层的导体图案被以覆盖配线基板10的下表面10b的方式形成的绝缘膜17b覆盖。并且，在绝缘膜17b上形成有多个开口部，并在多个开口部分别露出有形成在最下层的配线层WL6上的导体图案的一部分。该从绝缘膜17b露出的部分作为半导体装置PKG1的外部端子而发挥功能。

并且，在图3所示的例子中，在多个端子15上分别连接有焊球(焊料材料、外部端子、电极、外部电极)SB1。焊球SB1为在将半导体装置PKG1安装于未图示的安装基板上时使安装基板侧的多个端子和多个端子15电连接的导电性部件。焊球SB1例如为含铅(Pb)的Sn-Pb焊料材料，或者由实质上不含Pb的所谓无铅焊料构成的焊料材料。作为无铅焊料，可例举出锡(Sn)、锡-铋(Sn-Bi)、锡-铜-银(Sn-Cu-Ag)或锡-铜(Sn-Cu)等。在此，无铅焊料是指铅(Pb)的含量为0.1wt％以下的焊料，而该含量根据RoHS指令(Restriction of Hazardous Substances，关于在电子电器设备中限制使用某些有害成分的指令)的标准来确定。

并且，如图4所示，多个端子15沿着配线基板10的下表面10b的外周而(有规则地)排列成多个列。并且，接合于多个端子15上的多个焊球SB1(参照图3)也沿着配线基板10的下表面10b的外周而(有规则地)排列成多个列。换言之，配置在配线基板10的下表面10b侧的多个端子15以及接合于多个端子15上的多个焊球SB1排列成矩阵状。将这种多个外部端子(焊球SB1、端子15)在配线基板10的安装面侧排列成多个列的半导体装置被称作面阵列型半导体装置。由于能够将配线基板10的安装面(下表面10b)侧有效地用作外部端子的配置空间，因而即使外部端子的数量增加也能够抑制半导体装置的安装面积的增加，从这一点上，优选采用面阵列型半导体装置。即，能够安装随着高功能化和高集成化而外部端子数量增加的半导体装置，并且能够节省空间。

并且，如图2所示，半导体装置PKG1具备搭载于配线基板10上的逻辑设备LC以及多个存储设备MC。逻辑设备LC以及多个存储设备MC排列并搭载于配线基板10上。换言之，逻辑设备LC以及多个存储设备MC并未层叠，俯视时不存在彼此重叠的部分。

另外，在本实施方式的例子中，逻辑设备LC为半导体芯片。并且，如图7所示，存储设备MC为具有存储电路RAM(参照图1)的半导体芯片(存储芯片)22搭载于配线基板(封装基板)22WS上并与设置在配线基板22WS上的电极22P电连接的半导体封装体。但是，图3所示的搭载于配线基板10上的半导体设备可以是半导体芯片也可以是半导体封装体。例如，逻辑设备LC也可以是半导体封装体。并且，多个存储设备MC也可以是半导体芯片。

并且，在以下的说明书中，在对半导体设备的面(不包括侧面)进行说明时，将各个半导体设备的配置有多个电极的表面称作前表面(或者上表面)，将与前表面相反一侧的面称作背面。例如，在图5所示的本实施方式的逻辑设备LC中，半导体芯片(逻辑芯片)的配置有多个电极21P的面就是前表面LCt。并且，例如在图6所示的存储设备MC中，配置有设置在配线基板22WS上的多个端子(电极22P)的面就是前表面MCt。因此，在存储设备MC中，在前表面MCt和背面MCb(参照图3)之间内置有半导体芯片(存储芯片)。而且，内置于存储设备MC内的半导体芯片的电极与配置在存储设备MC的前表面MCt的多个电极22P电连接。

并且，俯视时，逻辑设备LC具有平面面积比配线基板10的平面面积小的四边形的平面形状。具体而言，俯视时，逻辑设备LC具有：设备边21s1、位于与设备边21s1相对的一侧的设备边21s2、与设备边21s1以及设备边21s2相交的设备边21s3、位于与设备边21s3相对的一侧的设备边21s4。

在图2所示的例子中，逻辑设备LC以设备边21s1和基板边10s1彼此对置的状态搭载于配线基板10上。具体而言，逻辑设备LC以设备边21s1和基板边10s1彼此对置、设备边21s2和基板边10s2彼此对置、设备边21s3和基板边10s3彼此对置、设备边21s4和基板边10s4彼此对置的状态搭载于配线基板10上。另外，上述“彼此对置的状态”包括在各个边之间配置有其他半导体设备的情况。

并且，俯视时，多个存储设备MC分别具有平面面积比配线基板10的平面面积小的四边形的外形形状。在图2所示的例子中，多个存储设备MC均呈长方形。具体而言，如图2所示，俯视时，存储设备MC具有：设备边22s1、位于与设备边22s1相对的一侧的设备边22s2、与设备边22s1以及设备边22s2相交的设备边22s3、位于与设备边22s3相对的一侧的设备边22s4。并且，在图2以及图6所示的例子中，设备边22s1和设备边22s2为长边，设备边22s3和设备边22s4为短边。

并且，在图2所示的例子中，各个存储设备MC的面积大于逻辑设备LC的面积。存储设备MC的存储容量与存储电路RAM(参照图1)的形成区域的面积成正比。因此，通过将各个存储设备MC的面积设为大于逻辑设备LC的面积，能够加大存储设备MC的存储容量。

在图2所示的例子中，各个存储设备MC以设备边22s1和基板边10s1彼此对置、设备边22s2和基板边10s2彼此对置、设备边22s3和基板边10s3彼此对置、设备边22s4和基板边10s4彼此对置的状态搭载于配线基板10上。另外，上述“彼此对置的状态”包括在各个边之间配置有其他半导体设备的情况。

并且，多个存储设备MC中的存储设备M1搭载于逻辑设备LC的设备边21s1和配线基板10的基板边10s1之间。并且，多个存储设备MC中的存储设备M2、存储设备M3以及存储设备M4分别以彼此相邻的状态排列并且配置于将存储设备M1的设备边22s3延长的假想线与配线基板10的基板边10s3之间。具体而言，多个存储设备MC中的存储设备M2搭载于存储设备M1的设备边22s3与配线基板10的基板边10s3之间。并且，多个存储设备MC中的存储设备M3搭载于存储设备M2的设备边22s2和配线基板10的基板边10s2之间。并且，多个存储设备MC中的存储设备M4搭载于存储设备M3的设备边22s2和配线基板10的基板边10s2之间。

如图2所示，通过在与逻辑设备LC所具有的四个边中的设备边21s1对置的位置以及与设备边21s3对置的位置上集中配置多个存储设备MC，由此，能够将用于电连接存储设备MC和逻辑设备LC的配线的配置空间确保为较宽。

另外，在图2所示的例子中，多个半导体设备的各个设备边配置成分别与配线基板10的各个基板边大致平行。然而，半导体设备的布局可以存在各种变形例，例如，半导体设备的设备边的延伸方向可以与配线基板10的基板边相交。

并且，如图3所示，逻辑设备LC具有前表面(主面、上表面)LCt以及与前表面(主面、上表面)LCt相反一侧的背面(主面、下表面)LCb。

在逻辑设备LC的前表面LCt侧，形成有多个电极(芯片端子、焊盘)21P。多个电极21P在逻辑设备LC的前表面LCt从形成在逻辑设备LC的前表面LCt上的绝缘膜露出。如图5所示，在本实施方式中，多个电极21P在逻辑设备LC的前表面LCt沿着前表面LCt的外周排列成多个列(矩阵状)。通过将逻辑设备LC的电极(即多个电极21P)排列成多个列的矩阵状，能够有效地将逻辑设备LC的前表面LCt用作电极的配置空间，因此，即使逻辑设备LC的电极数量增多也能够抑制其平面面积增大，在这一点上非常可取。然而，虽未图示，作为本实施方式的变形例，也可以使用多个电极21P形成于前表面LCt的周边部(靠近周边端部的区域)的类型的半导体设备。

并且，虽未图示，在逻辑设备LC的主面(具体而言，设置在逻辑设备LC的基体材料(半导体基板)的元件形成面上的半导体元件形成区域)形成有多个半导体元件(电路元件)。多个电极21P经由形成在配线层的配线(省略图示)而分别与多个半导体元件电连接，其中，配线层配置在逻辑设备LC的内部(具体而言，配置在前表面LCt和未图示的半导体元件形成区域之间)。

逻辑设备LC(具体而言，逻辑设备LC的基体材料)例如由硅(Si)制成。并且，在前表面LCt形成有覆盖逻辑设备LC的基体材料以及配线的绝缘膜，各个电极21P的一部分在形成于该绝缘膜上的开口部从绝缘膜露出。并且，多个电极21P均由金属制成，在本实施方式中例如由铝(Al)制成。另外，构成电极21P的材料不只限于铝(Al)，也可以是铜(Cu)。

并且，在图3所示的例子中，逻辑设备LC以其电极配置面(即前表面LCt)和配线基板的上表面10t彼此对置的状态搭载于配线基板10上。这种搭载方式称作面朝下安装方式或者倒装片连接方式。另外，虽未图示，在逻辑设备LC以与电极配置面(前表面LCt)相反一侧的背面LCb和配线基板10的上表面10t彼此对置的状态搭载于配线基板10上的情况下，多个电极和配线基板10的端子经由电线而连接。这种连接方式称作电线连接方式。

倒装片连接方式不同于上述电线连接方式，如图3所示，多个电极21P和配线基板10的多个焊盘14是经由多个突起电极(凸点电极)SB2而分别电连接的。突起电极SB2为在逻辑设备LC的前表面LCt上突出形成的金属部件(导电性部件)。在本实施方式中，突起电极SB2为在电极21P上经由基底金属膜(Under bump Metal，凸点下金属)而层叠焊料材料而成的所谓的焊料凸点。作为基底金属膜可以例示从与电极21P的连接面侧层叠有钛(Ti)、铜(Cu)、镍(Ni)的层叠膜(有时在镍膜之上还形成有金(Au)膜)。

并且，作为构成焊料凸点的焊料材料，与上述焊球SB1同样，可以使用含铅的焊料材料或无铅焊料。在将逻辑设备LC搭载于配线基板10上时，在多个电极21P以及多个焊盘14这两者上预先形成焊料凸点，并且在使焊料凸点彼此接触的状态下进行加热处理(回流焊处理)，由此使焊料凸点彼此一体化而形成突起电极SB2。并且，作为本实施方式的变形例，也可以将由铜(Cu)或镍(Ni)制成的导体柱的前端面上形成有焊料膜的柱状凸点(柱状电极)用作突起电极SB2。

并且，如图3所示，存储设备MC分别具有前表面(主面、上表面)MCt以及与前表面MCt相反一侧的背面(主面、下表面)MCb。

在存储设备MC的前表面MCt配置有多个电极(芯片端子、焊盘)22P。多个电极22P在存储设备MC的前表面MCt从保护存储设备MC的前表面MCt的绝缘膜露出。如图6所示，在本实施方式中，多个电极22P在存储设备MC的前表面MCt沿着前表面MCt的外周排列成多个列(矩阵状)。

并且，在图3所示的例子中，存储设备MC以其电极配置面(即前表面MCt)与配线基板10的上表面10t对置的状态搭载于配线基板10上。即，与逻辑设备LC相同，存储设备MC所具备的多个电极22P通过倒装片连接方式分别与配线基板10的焊盘14连接。

另外，如图7所示，本实施方式的存储设备MC为半导体芯片22搭载于配线基板(封装基板)22WS上的半导体封装件。具体而言，半导体芯片22具有多个电极(焊盘)PD，多个电极PD经由多个电线(导电性部件)BW以及配线基板22WS的多个配线22WL分别与形成在配线基板22WS的前表面MCt的多个电极22P电连接。并且，半导体芯片22以及多个电线BW被形成在配线基板22WS的一个面上的密封体(树脂、密封材料)MR密封。密封体MR形成在配线基板22WS的与前表面MCt相反一侧的面上。

另外，图7所示的存储设备MC只是一个例子而已，其存在各种变形例。例如，在图7所示的例子中，半导体芯片22和配线基板22WS通过电线连接方式连接，但是，也可以通过与图3所示的逻辑设备LC相同的倒装片连接方式连接。并且，例如在图7所示的例子中，在存储设备MC中内置有具备存储电路RAM(参照图1)的一个半导体芯片22。但是，作为变形例，可以层叠多个半导体芯片22从而形成存储设备。并且，与上述逻辑设备LC相同，存储设备MC也可以是半导体芯片。

并且，如图3所示，在多个电极22P上分别连接有突起电极SB2，存储设备MC的多个电极22P和配线基板10的多个焊盘14经由多个突起电极SB2而电连接。突起电极SB2以及配置在突起电极SB2和电极22P之间的基底金属膜的结构如同上述，因此省略重复说明。

并且，在逻辑设备LC和配线基板10之间以及在存储设备MC和配线基板10之间配置有树脂(底部填充树脂、绝缘性树脂)UF。树脂UF配置成堵住逻辑设备LC的前表面LCt和配线基板10的上表面10t之间的间隙以及存储设备MC的前表面MCt和配线基板10的上表面10t之间的间隙。

并且，树脂UF由绝缘性(非导电性)材料构成，树脂UF配置成密封半导体设备(逻辑设备LC以及存储设备MC)和配线基板10的电连接部分(多个突起电极SB2的接合部)。如此，通过用树脂UF覆盖多个突起电极SB2和多个焊盘14之间的接合部，能够缓和在半导体设备和配线基板10的电连接部分产生的应力。并且，还能够缓和在逻辑设备LC的多个电极21P和多个突起电极SB2之间的接合部产生的应力。而且，还能够保护逻辑设备LC的形成有半导体元件(电路元件)的主面。关于树脂，在后面进行详细说明。

<部件搭载布局的细节>

接着，对图2所示的配线基板10的上表面10t中的多个半导体设备的布局进行详细说明。如图2所示，在搭载于本实施方式的配线基板10的上表面10t上的多个半导体设备中，逻辑设备LC与其它半导体设备(存储设备MC)之间的间隔(间距)以及逻辑设备LC与配线基板10的上表面10t的周边端部之间的间隔(间距)较大。

例如，在图2所示的例子中，逻辑设备LC和存储设备M1之间的间隔(间距)SPL1以及逻辑设备LC和存储设备M3之间的间隔SPL3均比以彼此相邻的状态配置的存储设备M1和存储设备M2之间的间隔SPMM1大。

并且，逻辑设备LC和配线基板10的基板边10s2之间的间隔(间距)SPLs2以及逻辑设备LC和配线基板10的基板边10s4之间的间隔SPLs4均比存储设备M1和存储设备M2之间的间隔SPMM1大。

换言之，逻辑设备LC搭载于配线基板10的上表面10t的中心附近，而其他多个存储设备MC则搭载于上表面10t的周边部(周边端部附近的区域)以使存储设备MC与逻辑设备LC之间的间隔变大。

如上所述，在逻辑设备LC上除了连接有与存储设备MC连接的信号传输路径SGP1(参照图1)之外，还连接有与外部设备连接的信号传输路径SGP2(参照图1)。因此，与存储设备MC的周围相比，在逻辑设备LC的周边密集形成有数量较多的配线。并且，与存储设备MC相比，逻辑设备LC的电力消耗更大。因此，为了避免电力消耗增大而引起的瞬间性的电压下降，优选将向逻辑设备LC供给电力的路径的截面积设为较大。因此，在逻辑设备LC的周边有时会配置有较粗的电力供给用配线。

如此，在逻辑设备LC周围的配线密度较高的情况下，优选将逻辑设备LC和其他设备之间的间隔设为较大。并且，从确保配线的布线空间的观点出发，优选将逻辑设备LC和配线基板10的上表面10t的周边端部之间的间隔设为较大。

另一方面，存储设备MC也可以搭载于上表面10t的中央附近，但是，与逻辑设备LC相比，搭载于中央附近的优先级更低。并且，若加大上表面10t的面积，则半导体装置的封装尺寸就会变大。因此，多个存储设备MC搭载于配线基板10的上表面10t的周边部。

然而，在存储设备MC搭载于上表面10t的周边端部附近的情况下，图2所示的树脂UF有时会扩展到上表面10t的周边端部，或者超过上表面10t的周边端部而扩展。

对此，本发明人对在存储设备MC和周边端部之间设置用于抑制树脂UF扩展的阻止部DM从而抑制树脂UF扩展到上表面10t的周边端部的技术进行了研究。

<阻止部的详细>

图8是强调表示图2所示的配线基板的设备搭载面中的配置在逻辑设备和配线基板的边之间的存储设备周边的平面图。图9是图8的沿A-A线的放大剖视图。

另外，为了便于理解图2所示的阻止部DM的结构中的特征部分，在图8及图9中，与图2相比缩小图示了基板边10s1和基板边10s2之间的间隔。除此之外，与图2相比，在图8中还缩小图示了基板边10s3和基板边10s4之间的间隔。并且，基于相同理由，在图8中省略了图2中的逻辑设备LC、存储设备M2、存储设备M3以及存储设备M4。

并且，为了区别图2所示的形成在存储设备M1附近的阻止部DM和形成在其他存储设备M2、存储设备M3以及存储设备M4附近的阻止部DM，在图8中，将形成在存储设备M1附近的阻止部DM示为阻止部DM1。但是，在本实施方式中，由于阻止部DM的结构相同，因此，只在需要区别阻止部DM1和其他阻止部DM时使用阻止部DM1，而无需区别阻止部DM1和其他阻止部DM时则使用阻止部DM。

如图8所示，本实施方式的半导体装置PKG1具备配线基板10，该配线基板10具有：上表面10t、形成于上表面10t的绝缘膜17t、形成于绝缘膜17t的阻止部DM。并且，半导体装置PKG1具备搭载于配线基板10的上表面10t上的存储设备(半导体设备)M1。并且，半导体装置PKG1具备位于绝缘膜17t和存储设备M1之间的树脂UF。上表面10t具有基板边10s1和位于与基板边10s1相对的一侧的基板边10s2。并且，存储设备M1和基板边10s1之间的间隔SP1小于存储设备M1和基板边10s2之间的间隔SP2。而且，阻止部DM形成于存储设备M1和基板边10s1之间，并且在存储设备M1和基板边10s2之间并未形成有阻止部DM。

即，图8所示的阻止部DM配置在从半导体设备到周边端部为止的间隔SP1较小的区域，并且在从半导体设备到周边端部为止的间隔SP2较大的区域并未配置有阻止部DM。

在后述的半导体装置PKG1的制造工序中，若向存储设备M1(参照图9)和配线基板10(参照图9)之间供给液态或糊状的树脂UF(参照图9)，则从存储设备M1和配线基板10之间的间隙溢出来的树脂UF扩展到存储设备M1的周围。此时，如上所述，在从半导体设备到周边端部为止的间隙SP1较小的区域，有时会产生扩展的树脂UF到达上表面10t的周边端部而附着于配线基板10的侧面的情况。

图8及图9所示的阻止部DM是具有抑制并阻挡树脂UF扩展的功能的部件。在图9所示的例子中，阻止部DM是在绝缘膜17t上突出形成的壁(凸部)。如图9所示，在本实施方式中，阻止部DM形成在间隔SP1较小的存储设备M1和配线基板10的基板边10s1之间，因此树脂UF会被阻止部DM阻挡。其结果，能够抑制树脂UF扩展到上表面10t的基板边10s1而附着于配线基板10的侧面。

并且，如图8所示，存储设备M1和基板边10s2之间的间隔SP2大于间隔SP1。因此，在存储设备M1和基板边10s2之间并未配置有阻止部DM。从抑制树脂UF扩展的观点出发，也可以采用将阻止部以俯视时连续包围存储设备M1的周围的方式配置的结构。

然而，在阻止部以俯视时连续包围存储设备M1的周围的方式配置的情况下，树脂UF的供给量的上限变少。具体而言，在半导体装置PKG1的制造工序中，若树脂UF的供给量增多，则树脂UF有可能会越过阻止部DM的一部分。

另一方面，根据本实施方式，选择性地在存储设备M1和上表面10t的周边端部之间的间隔SP1较小的区域形成有阻止部DM。因此，即使在树脂UF的供给量增多的情况下，由于树脂可向未配置有阻止部DM的区域扩展，因而能够抑制树脂UF越过阻止部DM。因此，根据本实施方式，与以连续包围存储设备M1的周围的方式配置有阻止部DM的情况相比，能够降低树脂UF越过阻止部DM的可能性，因而能够抑制树脂UF扩展到上表面10t的基板边10s1。

并且，如上所述，根据本实施方式，即使在树脂UF的供给量增多的情况下，树脂UF也不会越过阻止部DM，而是向未配置有阻止部DM的区域扩展。因此，根据本实施方式，在半导体装置PKG1的制造工序中，树脂UF的供给量的容许的上限(以下，称作容许上限)增大。

该树脂UF的供给量的容许上限与设计上必要的树脂UF量成正比。即，若存储设备M1和配线基板10之间的间隙的空间体积变大，则设计上必要的树脂UF量也增大。并且，若树脂UF的供给量增大，则树脂UF的供给量的偏差量也会变大。

例如，图9所示的存储设备M1和上表面10t之间的间隙CG1大于图3所示的逻辑设备LC和上表面10t之间的间隙CG2。并且，如图2所示，存储设备M1的平面面积(图6所示的前表面MCt的面积)大于逻辑设备LC的平面面积(图5所示的前表面LCt的面积)。因此，图3所示的存储设备M1和配线基板10之间的间隙空间的体积大于逻辑设备LC和配线基板10之间的间隙空间的体积。因此，与供给到逻辑设备LC和配线基板10之间的树脂UF的供给量相比，供给到存储设备M1和配线基板10之间的UF的供给量容易出现偏差。因此，在树脂UF的供给量增多的情况下，树脂UF容易向周围扩展。

然而，根据本实施方式，如上所述，在存储设备M1和基板边10s2之间并未配置有阻止部DM。因此，在半导体装置PKG1的制造工序中，树脂UF的供给量的允许上限增大。其结果，在树脂相对容易扩展的存储设备M1的周围，能够抑制树脂UF扩展到上表面10t的基板边10s1。

并且，如上所述，在图9所示的例子中，阻止部DM是在绝缘膜17t上突出形成的壁(凸部)。由于阻止部是朝向绝缘膜17t的上方(远离上表面10t的方向)突出的壁，因而例如可以由树脂形成阻止部。

并且，从提高阻挡树脂UF流动的效果的观点出发，阻止部DM的高度越高越好。在图9所示的例子中，阻止部DM的高度大于绝缘膜17t的厚度。但是，若阻止部DM的高度过高，则可能会导致难以搭载存储设备M1。对此，优选存储设备MC的背面MCb和配线基板10的上表面10t之间的间距大于阻止部DM的高度。

另外，上述阻止部DM的高度是指从阻止部DM和绝缘膜17t的粘接面到阻止部DM中的离绝缘膜17t最远的位置为止的距离。并且，上述绝缘膜17t的厚度是指从绝缘膜17t和阻止部DM的粘接面到绝缘膜17t的基底层(例如，在图9所示的例子中，绝缘膜17t的基底层的绝缘层13的上表面)为止的距离。

并且，在图8所示的例子中，阻止部DM沿存储设备M1所具备的四个边中的设备边22s1延伸。并且，俯视时，树脂UF以连续包围存储设备M1(具体而言，存储设备M1的背面MCb)的周围的方式扩展。此时，若阻止部DM的长度较短，则树脂UF可能会绕过阻止部DM而到达基板边10s1。因此，阻止部DM的长度优选比存储设备M1的设备边22s1长。并且，优选在所有设备边22s1的设备边22s1和基板边10s1之间设置阻止部DM。

并且，具有抑制树脂UF扩展的功能的阻止部DM存在变形例。详细内容将在后面叙述，但可以在绝缘膜17t之上再层叠另外的绝缘膜，并将形成在该绝缘膜的槽用作阻止部DM。

并且，如上所述，存储设备M1和基板边10s1之间的间隔SP1较小。因此，在存储设备M1和基板边10s1之间并未形成有例如焊盘14等端子。并且，如图8及图9所示，在上表面10t中的位于存储设备M1和基板边10s1之间的整个区域(周边区域PR1)被绝缘膜17t覆盖。

并且，在图8所示的例子中，存储设备M1配置在配线基板10的基板边10s1侧，但是并未搭载于上表面10t的角部。换言之，如图8所示，存储设备M1和基板边10s1之间的间隔SP1不仅小于存储设备M1和基板边10s2之间的间隔SP2，也小于存储设备M1和基板边10s3之间的间隔SP3以及存储设备M1和基板边10s4之间的间隔SP4。

如上所示，为了不让树脂UF越过阻止部，优选地在存储设备M1和上表面10t的周边端部之间的间隔SP1较小的区域上形成有阻止部DM，而在其他区域未形成有阻止部DM。

因此，在本实施方式中，在存储设备M1和基板边10s4之间并未配置有阻止部DM。并且，在存储设备M1和基板边10s1之间并未形成有例如接合焊盘14等端子。因此，如图8所示，上表面10t中的位于存储设备M1和基板边10s1之间的整个区域(周边区域PR4)被绝缘膜17t覆盖。

但是，如图2所示，在存储设备M1和基板边10s3之间配置有阻止部DM。这是因为，在存储设备M1和基板边10s3之间搭载有存储设备M2，而且存储设备M2和基板边10s3之间的间隔较小。图2所示的配置在存储设备M2和基板边10s3之间的阻止部DM是为了抑制向存储设备M2的周围扩展的树脂UF扩展而设置的。因此，作为本实施方式的变形例，如图8所示，若在存储设备M1和基板边10s3之间并未配置有其他设备(半导体设备等电子部件)，则也可以在存储设备M1和基板边10s3之间不设置阻止部DM。

接着，利用着眼于图2所示的存储设备M2的平面图，对半导体设备配置在上表面10t的角部时的阻止部DM的优选结构进行说明。图10是强调表示图2所示的配线基板的设备搭载面中的配置在配线基板的角部的存储设备周边的平面图。

另外，为了便于理解设置在图2所示的存储设备M2周围的阻止部DM的特征部分，在图10中，与图2相比缩小图示了基板边10s1和基板边10s2之间的间隔以及基板边10s3和基板边10s4之间的间隔。并且，基于相同理由，在图10中省略了图2中的逻辑设备LC、存储设备M1、存储设备M3以及存储设备M4。

如图10所示，本实施方式的半导体装置PKG1具备搭载于配线基板10的上表面10t上的存储设备(半导体设备)M2。并且，半导体装置PKG1具备位于绝缘膜17t和存储设备M2之间的树脂UF。并且，存储设备M2和基板边10s1之间的间隔SP5小于存储设备M2和基板边10s2之间的间隔SP6。并且，存储设备M2和基板边10s3之间的间隔SP7小于存储设备M2和基板边10s2之间的间隔SP6。

而且，在存储设备M2和基板边10s1之间形成有阻止部DM2。并且，在存储设备M2和基板边10s3之间形成有阻止部DM3。并且，在存储设备M2和基板边10s2之间并未形成有阻止部DM。

如图10所示，存储设备M2搭载于配线基板10的上表面10t中的基板边10s1和基板边10s3的交点(角)附近的区域(角部)。此时，树脂UF有可能在从存储设备M2朝向基板边10s1的X方向以及从存储设备M2朝向基板边10s3的Y方向中的任意一个方向上扩展到上表面10t的周边端部，或者在两个方向上均扩展到上表面10t的周边端部。

因此，在本实施方式中，配置有沿基板边10s1延伸的阻止部DM2以及沿基板边10s3延伸的阻止部DM3。在图10所示的例子中，存储设备M2的设备边22s1沿基板边10s1延伸。并且，存储设备M2的设备边22s3沿基板边10s3延伸。而且，阻止部DM2沿设备边22s1延伸。并且，阻止部DM3沿设备边22s3延伸。

并且，如图10所示，阻止部DM3与阻止部DM2连接在一起。具体而言，俯视时，在存储设备M2的设备边22s1以及设备边22s3和配线基板10的基板边10s1以及基板边10s3之间，配置有连续地连接在一起的阻止部DM2以及阻止部DM3。因此，能够抑制树脂UF扩展到上表面10t的周边端部。

并且，在存储设备M2和基板边10s2之间并未形成有阻止部DM。而且，在存储设备M2和基板边10s4之间也未形成有阻止部DM。因此，能够抑制树脂UF越过阻止部DM2或阻止部DM3。

并且，存储设备M2和基板边10s1之间的间隔SP5以及存储设备M2和基板边10s3之间的间隔SP7较小。因此，存储设备M2和基板边10s1之间以及存储设备M2和基板边10s3之间并未形成有例如接合焊盘14等端子。并且，如图10所示，上表面10t中的位于存储设备M2和基板边10s1之间的整个区域(周边区域PR1)以及位于存储设备M2和基板边10s3之间的整个区域(周边区域PR3)被绝缘膜17t覆盖。

另外，在本实施方式中，为了将图2所示的逻辑设备LC周围的未搭载有其他设备的区域确保为较宽，将多个存储设备MC配置成尽量靠近配线基板10的上表面10t的周边端部。因此，图10所示的间隔SP5和间隔SP7相等(相同)。并且，图8所示的间隔SP1和图10所示的间隔SP5相等(相同)。

接着，利用着眼于图2所示的逻辑设备LC和存储设备M1之间的关系的平面图，对多个半导体设备中的一部分配置在上表面10t的中央部(从周边端部充分离开的位置)时的阻止部DM的优选结构进行说明。图11是强调表示配置在逻辑设备和配线基板的边之间的存储设备以及逻辑设备周边的平面图。

另外，为了便于理解图2所示的存储设备M1和逻辑设备LC之间的关系，在图11中，与图2相比缩小图示了基板边10s1和基板边10s2之间的间隔以及基板边10s3和基板边10s4之间的间隔。并且，基于相同理由，在图11中省略了图2中的存储设备M2、存储设备M3以及存储设备M4。

如图11所示，在配线基板10的上表面10t上的基板边10s2和基板边10s1之间搭载有逻辑设备LC。并且，在存储设备M1和基板边10s1之间的间隔SP1小于逻辑设备LC和基板边10s1之间的间隔SPLs1以及逻辑设备LC和基板边10s2之间的间隔SPLs2。

即，俯视时，逻辑设备LC搭载于远离基板边10s1以及基板边10s2的位置。因此，在X方向上，在逻辑设备LC的附近并未设置有阻止部DM。

并且，逻辑设备LC搭载于存储设备M1和基板边10s2之间。并且，存储设备M1和基板边10s1之间的间隔SP1小于存储设备M1和逻辑设备LC之间的间隔SPL1。

即，逻辑设备LC配置成逻辑设备LC与其它半导体设备之间的间隔较宽。因此，在逻辑设备LC和其他半导体设备之间并未设置有阻止部DM。尤其，若在存储设备M1和逻辑设备LC之间未设置有阻止部DM，则能够容易抑制供给到存储设备M1和配线基板10之间的树脂UF越过阻止部DM1。因此，通过在存储设备M1和逻辑设备LC之间不设置阻止部DM，能够抑制供给到存储设备M1和配线基板10之间的树脂UF到达基板边10s1。

并且，同样地，在存储设备M1和基板边10s1之间的间隔SP1小于逻辑设备LC和基板边10s4之间的间隔SPLs4以及逻辑设备LC和基板边10s3之间的间隔SPLs3。而且，如图2所示，存储设备M1和基板边10s1之间的间隔SP1小于存储设备M3和逻辑设备LC之间的间隔SPL3。

因此，由于逻辑设备LC搭载于远离配线基板10的周边端部或其他半导体设备的位置，因此在逻辑设备LC的周围并未配置有阻止部DM。

接着，利用着眼于图2所示的存储设备M1和存储设备M2之间的关系的平面图，对多个半导体设备配置在上表面10t的周边端部附近时的阻止部DM的优选结构进行说明。图12是强调表示配置在逻辑设备和配线基板的边之间的存储设备以及配置在该存储设备旁的存储设备周边的平面图。

另外，为了便于理解图2所示的存储设备M1和存储设备MC附近的阻止部，在图12中，与图2相比缩小图示了基板边10s1和基板边10s2之间的间隔以及基板边10s3和基板边10s4之间的间隔。并且，基于相同理由，在图12中省略了图2中的逻辑设备LC、存储设备M3以及存储设备M4。

如图12所示，在存储设备M1和基板边10s3之间搭载有存储设备M2。并且，俯视时，存储设备M1和基板边10s1之间的间隔SP1以及存储设备M2和基板边10s3之间的间隔SP7小于存储设备M1和基板边10s2之间的间隔SP2。并且，配线基板10具有形成在绝缘膜17t上且形成在存储设备M1和基板边10s1之间的阻止部DM1和形成在绝缘膜17t上且形成在存储设备M2和基板边10s3之间的阻止部DM3。另外，在图12所示的例子中，存储设备M2偏靠基板边10s1以及基板边10s3这两者。即，图12所示的间隔SP5较小。因此，阻止部DM1和阻止部DM3经由阻止部DM2连接在一起。但是，在间隔SP5足够宽的情况下，阻止部DM1和阻止部DM3也可以彼此分开。

并且，俯视时，存储设备M1和基板边10s1之间的间隔SP1以及存储设备M2和基板边10s3之间的间隔SP7均小于彼此相邻配置的存储设备M1和存储设备M2之间的间隔SPMM1。即，供给到存储设备M1和配线基板10之间的树脂UF和供给到存储设备M2和配线基板10之间的树脂UF具有难以接触程度的间距。因此，在存储设备M1和存储设备M2之间并未配置有阻止部DM。

并且，如图12所示，俯视时，存储设备M1和基板边10s1之间的间隔SP1以及存储设备M2和基板边10s1之间的间隔SP5均小于存储设备M1和基板边10s2之间的间隔SP2。并且，配线基板10具有形成在绝缘膜17t上且形成在存储设备M1和基板边10s1之间的阻止部DM1和形成在绝缘膜17t上且形成在存储设备M2和基板边10s1之间的阻止部DM2。

在此，若图12所示的间隔SPMM1足够大，则阻止部DM1和阻止部DM2也可以彼此分开。但是，从避免树脂UF从阻止部DM1和阻止部DM2之间流出而到达基板边10s1的观点出发，如图12所示，优选将阻止部DM1和阻止部DM2连接在一起。

<半导体装置的制造方法>

接着，对参照图1至图12进行说明的半导体装置PKG1的制造工序进行说明。以下，必要时参照表示制造工序的流程的流程图以及图1至图12进行说明。图13是表示用图1至图12来进行说明的半导体装置的制造工序的概要的说明图。另外，在本实施方式中，为了简化说明，对在图2所示的配线基板10上搭载半导体设备的实施方式进行说明。但是，作为变形例，还有如下方法：准备具备相当于配线基板10的多个产品形成区域的所谓多分块基板，并将多个半导体装置成批组装之后，将每个产品形成区域单块化的方法。此时，能够提高组装工序的效率。

<配线基板的准备>

首先，在配线基板准备工序中，准备图14所示的配线基板10。图14是表示在图13所示的配线基板准备工序中准备的配线基板的设备搭载面侧的平面图。在本工序中准备的配线基板10的上表面10t侧设置有多个设备搭载区域DBR(搭载图3所示半导体设备的预定区域)，在各个设备搭载区域DBR的内侧，形成有在开口部从绝缘膜17t露出的多个焊盘14。

并且，如图3所示，在配线基板10的与上表面10t相反一侧的下表面(背面、安装面)10b(参照图3)形成有多个端子15。在本工序中准备的配线基板10中，在多个端子15上并未连接有图3所示的焊球SB1，多个端子15在开口部从绝缘膜(阻焊剂膜)17b露出。

并且，在本工序中准备的配线基板10的上表面10t被绝缘膜(阻焊剂膜)17t覆盖，并且在绝缘膜17t上形成有阻止部DM。关于阻止部DM已在上面详细叙述，在此省略重复说明。

<设备的搭载>

接着，在设备搭载工序中，将逻辑设备LC以及多个存储设备MC如图2那样分别搭载于配线基板10的设备搭载区域DBR(参照图14)。

在设备搭载工序中，将多个半导体设备如图2那样搭载于配线基板10的上表面10t上。在本工序中，将多个半导体设备如图3那样以使逻辑设备的前表面LCt和配线基板10的上表面10t(具体而言，绝缘膜17t的上表面)彼此对置以及使多个存储设备MC的前表面MCt和配线基板10的上表面10t彼此对置的方式搭载于配线基板10上。

并且，在本工序中，如图3所示，逻辑设备LC的多个电极21P经由多个突起电极(凸点电极、导电性部件)SB2分别与配线基板10的多个焊盘14电连接。并且，各个存储设备MC所具有的多个电极22P经由多个突起电极SB2分别与配线基板10的多个焊盘14电连接。

<连接部的密封>

接着，在连接部密封工序中，用树脂等绝缘材料密封半导体设备和配线基板通过多个突起电极SB2电连接的连接部分的周围。图15是表示在图13所示的连接部密封工序中将树脂配置在半导体设备和配线基板之间以密封半导体设备的电极和配线基板的端子的连接部分的状态的平面图。另外，在图15中，用宽度较宽的箭头表示树脂供给方向的一例。

在本工序中，将树脂UF的供给口配置在半导体设备的四个边中的任意一个边，并朝向与该边相对一侧的边填充树脂。在半导体设备的平面形状为长方形的情况下，例如，将树脂UF的供给口配置在任意一个短边，并朝向另一个短边填充树脂。

并且，在本工序中，如上所述，为了防止树脂UF越过阻止部DM，优选从与阻止部DM相对一侧的边朝向靠近阻止部的边供给树脂UF。

在图15所示的例子中，针对存储设备M2、存储设备M3以及存储设备M4而言，从离基板边10s3最远的设备边22s4侧朝向与设备边22s4相对的一侧的设备边22s3供给树脂UF。并且，针对存储设备M1而言，从设备边22s3朝向设备边22s4供给树脂UF。但是，作为变形例，还可以从设备边22s1朝向设备边22s2供给树脂。此时，由于从长边侧供给树脂UF，因而供给口的移动距离会变长，但是，由于朝向阻止部MD供给树脂UF，因而阻止部DM容易阻挡树脂UF的扩展。

另外，如上所述，逻辑设备LC和其他半导体设备之间的间距足够大。因此，针对逻辑设备LC而言，并不特别限定树脂UF的供给方向。

并且，在图13所示的例子中，在将多个半导体设备搭载于配线基板10上之后，向半导体设备和配线基板10之间供给树脂UF(该方法称作后注入方式)。并且，图9所示的存储设备M1和上表面10t之间的间隙CG1大于图3所示的逻辑设备LC和上表面10t之间的间隙CG2，但是间隙CG1以及间隙CG2均小于例如1mm。因此，作为树脂UF，通常使用固化前的粘性较低的材料，并且利用液体的表面张力进行填充。

因此，图9所示的阻止部DM优选形成为阻挡树脂UF的半导体设备侧的侧面DMs的上端尖锐。若侧面DMs的上端尖锐，则根据液态树脂的表面张力效果，利用阻止部DM的尖锐部分容易阻挡树脂UF。

例如，在如同图9所示的绝缘膜17t中的相邻焊盘14之间的部分那样呈效仿基底层的导体图案的形状而凹陷的形状时，阻挡面的上端并未变尖而是变圆。此时，难以产生表面张力。另一方面，根据本实施方式，阻止部DM为与绝缘膜17t另行形成的部件。例如，在绝缘膜17t上层叠树脂膜，并以使树脂膜的一部分残留的方式实施蚀刻处理，从而形成阻止部DM。此时，阻止部DM的侧面DMs的上端容易变尖，容易抑制固化前的树脂UF的进展。

并且，在如同本实施方式那样通过后注入方式配置树脂UF时，在填充树脂之后，例如对树脂UF进行加热以使其固化。由此，密封多个突起电极SB2。通过将树脂UF以覆盖多个突起电极SB2的周围的方式配置之后使其固化，从而能够保护基于突起电极SB2的连接部分。

<焊球的安装>

接着，在焊球安装工序中，如图3所示，在形成于配线基板10的下表面10b的多个端子15上接合成为外部端子的多个焊球SB1。

在本工序中，在使配线基板10的下表面10b朝向上方之后，在配线基板10的下表面10b中露出的多个端子15上分别配置焊球SB1。然后，对多个焊球SB1进行加热，从而使多个焊球SB1和端子15接合。通过本工序，多个焊球SB1经由配线基板10与半导体设备电连接。

然而，本实施方式中说明的技术并非只适用于将焊球SB1接合成矩阵状的所谓BGA(Ball Grid Array，焊球阵列封装)型的半导体装置。例如，作为本实施方式的变形例，也可适用于以未形成焊球SB1而使端子15露出的状态出库，或者以在端子15上涂布比焊球SB1更薄的钎焊膏的状态出库的所谓LGA(Land Grid Array，栅格阵列封装)型的半导体装置。在LGA型的半导体装置的情况下，可以省略焊球安装工序。

<检查>

接着，在检查工序中，进行对半导体装置PKG1(参照图1)的外观检查等必要的检查。在此，若在上述连接部密封工序中使用的树脂UF越过配线基板10的周边端部而扩展导致例如一部分树脂附着于配线基板10的侧面，则在外观检查工序中，有时会判定为不合格产品。

在该不合格产品中，有时会包含侧面上的附着程度较小而通过修复等能够成为合格产品的产品。但是，此时例如需要用肉眼确认判定为不合格产品的检查体而判断附着程度，这成为制造效率下降的原因。

另一方面，根据本实施方式，如上所述，通过阻止部DM抑制树脂UF的扩展，因此，在本工序中，被判定为不合格产品的频率会大幅下降。其结果，能够提高半导体装置的制造效率。

以上，根据实施方式对本发明进行了具体说明，但是，本发明并不只限于上述实施方式，可在不脱离本发明宗旨的范围内进行各种变更。

<变形例1>

例如，在上述实施方式中，在连接部密封工序中，作为密封使半导体设备和配线基板10电连接的连接部分的树脂UF的配置方法，对在设备搭载工序之后供给树脂UF的后注入方式的实施方式进行了说明。但是，连接部分的密封方法存在各种变形例。图16是表示图13的变形例的半导体装置的制造工序的概要的说明图。图17是表示在图16所示的密封材料配置工序中将树脂材料配置在设备搭载区域的状态的平面图。图18是表示在图16所示的设备搭载工序中从背面侧按压半导体设备而使其搭载于配线基板上的状态的放大剖视图。

图16所示的半导体装置的制造方法与图13所示的制造方法的不同点在于，在设备搭载工序之前包括密封材料配置工序。在本变形例中，在密封材料配置工序中，如图17所示，在多个设备搭载区域DBR上分别配置相当于图3所示的树脂UF的密封材料NCL。密封材料NCL为绝缘性树脂材料，并且具有在配置于设备搭载区域DBR上之后仍能维持形状程度的粘性。并且，密封材料NCL由若施加能量其硬度变硬(高)的树脂材料构成，在本变形例中，例如包含热固性树脂。

并且，在本变形例中，在图16所示的设备搭载工序中，如图18所示，使按压工具30接触于半导体设备(图18的例子中为存储设备MC)的背面MCb并朝向配线基板10按压半导体设备。换言之，在本变形例的设备搭载工序中，经由半导体设备对密封材料NCL施加荷载，从而使半导体设备的多个突起电极SB2和配线基板10的多个焊盘14电连接。

并且，在本变形例中，在图16所示的连接部密封工序中，使密封材料NCL固化，从而形成密封基于多个突起电极SB2的连接部分的树脂UF。

如本变形例那样，在将密封材料NCL配置于设备搭载区域DBR上之后，从密封材料NCL之上按压半导体设备而进行搭载的方式与上述后注入方式不同，其被称作预涂布方式(或者先配置方式)。

并且，固化前的密封材料NCL根据处理方法的不同可分为两大类。其一为，由被称作NCP(Non-Conductive Paste，非导电膏)的膏状树脂(绝缘材料膏)构成，并从未图示的喷嘴向设备搭载区域DBR涂布。其二为，由被称作NCF(Non-Conductive Film，非导电膜)的预先形成为膜状的树脂(绝缘材料膜)构成，并且以薄膜状态搬运至设备搭载区域DBR并进行粘贴。

在使用绝缘材料膏(NCP)的情况下，在图16所示的设备搭载工序中，若对密封材料NCL施加荷载，则膏状的密封材料NCL向周围扩展。因此，与上述实施方式中说明的树脂UF相同，若密封材料NCL在配线基板10的上表面10t的周边端部附近过度扩展，则密封材料NCL可能会越过配线基板10的上表面10t的周边端部而到达侧面。

因此，通过使用上述实施方式中说明的技术，能够抑制膏状的密封材料NCL的扩展。

另一方面，在使用绝缘材料膜(NCF)的情况下，其形状保持性比绝缘材料膏(NCP)高(即，粘度高)。因此，与使用膏状密封材料NCL时相比，在设备搭载工序中的扩展程度降低。但是，如上所述，在使用预涂布方式的情况下，在设备搭载工序中，对固化前的密封材料NCL施加荷载。因此，即使是在使用绝缘材料膜(NCF)时，优选适用上述实施方式中说明的技术以通过阻止部DM抑制树脂UF的扩展。

<变形例2>

并且，在上述实施方式中，作为阻止部DM的例子，如图9所示，对阻止部DM为在绝缘膜17t上突出形成的壁(凸部)的情况进行了说明。但是，如图19所示的变形例的阻止部DMT所示，可以将在配置于绝缘膜17t上的绝缘膜18上形成的槽图案用作阻止部DM。图19是图9的变形例的半导体装置的放大剖视图。

图19所示的半导体装置PKG2与图9所示的半导体装置PKG1的不同点在于，具有形成在配线基板10的绝缘膜17t上的绝缘膜18、形成在绝缘膜18的槽图案(即阻止部DMT)。在阻止部DMT为槽图案时，即使槽图案的边缘(槽图案的边缘部分)通过表面张力未能阻挡住树脂UF而树脂UF流出到槽内，通过阻止部DMT的内壁能够抑制该树脂UF的继续流出(向外侧的进展)。

作为阻止部DMT的形成方法，例如，首先在绝缘膜17t上层叠树脂膜(即绝缘膜18)。绝缘膜18可以是与绝缘膜17t相同的阻焊剂膜，也可以是组分与绝缘膜17t不同的树脂膜。

并且，作为图9的另一变形例，可以在绝缘膜17t上形成槽图案，并将其用作阻止部DMT。但是，此时，若在与槽图案在厚度方向上重叠的位置配置有配线12WL等导体图案，则该导体图案就会从绝缘膜17t露出。因此，从保护导体图案的观点出发，优选层叠绝缘膜18。

<变形例3>

并且，例如在上述实施方式中说明的图2所示的半导体装置PKG1的半导体设备的布局是将若干个半导体设备配置在配线基板10的周边端部附近的一个例子。因此，半导体设备的布局存在各种变形例。例如，即使在半导体设备只有一个的情况下，基于与其它电子元件的连接关系等原因，有时也会将半导体设备搭载于配线基板的偏靠周边端部的位置。此时，通过适用上述实施方式中说明的技术，能够抑制树脂UF扩展到配线基板的周边端部。

并且，例如，作为具有逻辑设备LC和四个存储设备MC的半导体装置的变形例，还可以有图20所示的变形例。图20是图2的变形例的半导体装置的平面图。

在图20所示的半导体装置PKG3中，四个存储设备MC分别搭载于具有四边形平面形状的配线基板10的靠角的位置，而逻辑设备LC则搭载于上表面10t的中央部。并且，在各个存储设备MC与构成配线基板10的上表面10t的周边端部的各个基板边之间设置有与利用图10进行说明的设置在存储设备M2周围的阻止部DM相同结构的阻止部DM。即，在各个存储设备MC与构成配线基板10的上表面10t的周边端部的各个基板边之间设置有阻止部DM，该阻止部DM具有沿基板边10s1以及基板边10s2延伸(换言之，沿Y方向延伸)的第1部分(图10所示的阻止部DM2)和沿基板边10s3以及基板边10s4延伸(换言之，沿X方向延伸)的第2部分(图10所示的阻止部DM3)。阻止部DM的上述第1部分和上述第2部分彼此连接在一起，从而形成为L字形的平面形状。另外，俯视时，各个部分(第1部分、第2部分)的长度大于与各个部分相邻的各个存储设备MC的各个边的长度。由此，能够更加可靠地阻挡从设备区域流出的树脂到达配线基板的周边端部。

并且，在半导体装置PKG3中，在基板边10s1和基板边10s2之间，以沿基板边10s4排列的状态配置有存储设备M1以及存储设备M3。并且，在基板边10s1和基板边10s2之间，以沿基板边10s3排列的状态配置有存储设备M2以及存储设备M4。并且，在基板边10s3和基板边10s4之间，以沿基板边10s1排列的状态配置有存储设备M1以及存储设备M2。在基板边10s3和基板边10s4之间，以沿基板边10s2排列的状态配置有存储设备M3以及存储设备M4。

并且，多个存储设备MC彼此之间的间隔大于多个存储设备MC和与各个存储设备最近的基板边之间的间隔。因此，在多个存储设备MC之间并未设置有阻止部DM。因此，能够抑制配置在各个存储设备MC和配线基板10之间的树脂UF越过阻止部DM。

并且，在逻辑设备LC和各个基板边之间并未配置存储设备MC。因此，在逻辑设备LC的周围确保有用于配置连接于逻辑设备LC的配线路径的空间。

并且，可以如下表述图20所示的半导体装置PKG3的结构。即，在半导体装置PKG3所具有的配线基板10的上表面10t，存储设备M1搭载于基板边10s1和基板边10s2之间，且存储设备M3搭载于存储设备M1和基板边10s2之间。并且，存储设备M1和基板边10s1之间的间隔小于存储设备M1和存储设备M3之间的间隔。并且，存储设备M3和基板边10s2之间的间隔小于存储设备M1和存储设备M3之间的间隔。并且，阻止部DM形成于存储设备M1和基板边10s1之间以及存储设备M3和基板边10s2之间，并且在存储设备M1和存储设备M3之间并未形成有阻止部DM。

可以如下表述图20所示的半导体装置PKG3的结构。即，在半导体装置PKG3所具有的配线基板10的上表面10t，存储设备M1以及存储设备M3均搭载于基板边10s4和基板边10s3之间。并且，存储设备M1和基板边10s4之间的间隔小于存储设备M1和基板边10s3之间的间隔。并且，存储设备M3和基板边10s4之间的间隔小于存储设备M3和基板边10s3之间的间隔。并且，在存储设备M1和基板边10s4之间形成有阻止部DM中的阻止部DM11。并且，在存储设备M3和基板边10s4之间形成有阻止部DM中的阻止部DM12。而且，如上所述，彼此相邻的存储设备M1和存储设备M3之间的间隔大于一个存储设备的大小(具体而言，“长边”的大小)，因此阻止部DM11和阻止部DM12彼此分开。换言之，无需连接阻止部DM11和阻止部DM12。另外，在此举例说明了存储设备M1和存储设备M3，但是上述布局中的存储设备M1和存储设备M2之间的关系、存储设备M2和存储设备M4之间的关系、存储设备M3和存储设备M4之间的关系均与之相同，因此省略说明。

<变形例4>

并且，在上述实施方式中，作为将半导体设备搭载于配线基板上并且使半导体设备和配线基板电连接的方法，举例说明了倒装片连接方式。但是，作为变形例，也可以将半导体设备以使半导体设备的与电极配置面相反一侧的背面和配线基板的上表面对置的状态搭载于配线基板上。

这种搭载方法被称作面朝上安装方式，例如，如图7所示的例子所示，经由电线BW使配线基板22WS和半导体设备(半导体芯片22)电连接。并且，在采用面朝上安装方式时，半导体设备经由粘接材料22DB搭载于配线基板22WS之上。该粘接材料22DB是将包含例如热固性树脂的膏状树脂材料固化而成的。因此，在将图7所示的半导体芯片22(半导体设备)搭载于配线基板22WS的周边端部附近时，粘接材料22DB会向配线基板22WS的周围扩展。

此时，通过适用上述实施方式中说明的技术，能够抑制粘接材料22DB扩展到配线基板22WS的侧面。

<变形例5>

并且，在上述实施方式以及各个变形例中，对搭载于配线基板10的上表面10t上的多个半导体设备未被罩部件或散热部件等其他部件覆盖而裸露的实施方式进行了说明。但是，如图21所示的半导体装置PKG4那样，也可以用其他部件覆盖半导体设备。图21是图2的变形例的半导体装置的俯视图。并且，图22是图21的沿A-A线的剖视图。

另外，在图21中，为了表示半导体设备、树脂UF、阻止部DM以及部件31在平面上的位置关系，用虚线示出了半导体设备、树脂UF、阻止部DM以及部件31的支承部31SU的轮廓。并且，图22虽为剖视图，但是为了便于理解，省略了绝缘层13、绝缘膜17t、绝缘膜17b以及树脂UF的剖面线。

图21以及图22所示的半导体装置PKG4与图2以及图3所示的半导体装置PKG1的不同点在于，以覆盖各个半导体设备的整个背面的方式粘贴有部件31。

图21以及图22所示的部件31为向外部释放积蓄在半导体设备(逻辑设备LC以及存储设备MC)的热量的散热部件(散热片)。部件31经由粘接层32(参照图22)粘贴在逻辑设备LC的背面LCb以及存储设备MC的背面MCb。散热片的面积越大，部件31的散热效率也越高。因此，在图21所示的例子中，部件31覆盖各个半导体设备的整个背面，且俯视时，部件31的面积大于各个半导体设备的背面的面积。在图21所示的例子中，部件31的面积与配线基板10的上表面10t(参照图22)的面积相同，且大于各个半导体设备的背面面积的总和。另外，如图22所示，存储设备MC和配线基板10的上表面10t之间的间隙大于逻辑设备LC和配线基板10的上表面10t之间的间隙。换言之，存储设备MC的安装高度(从配线基板10的上表面10t到存储设备MC的背面MCb为止的距离)大于逻辑设备LC的安装高度(从配线基板10的上表面10t到逻辑设备LC的背面LCb为止的距离)。因此，可以使部件31经由粘接层32仅粘贴于存储设备MC的背面MCb。

如此在配线基板10上搭载面积与配线基板的面积大致相同的部件时，从提高部件31的固定强度的观点出发，优选使部件31具有支承部31SU。在图21所示的例子中，支承部31SU为设置于部件31的在周边部的框状部分，其与覆盖多个半导体设备的部分(主体部)形成为一体。但是，支承部31SU也可以形成为与上述主体部分体的部件。

并且，由于部件31在配线基板10的上表面10t(参照图22)的中央部附近被半导体设备支承，因此优选将支承部31SU安装在部件31的周边部。如图22所示，在本变形例中，支承部31SU经由粘接材料33粘接在包括构成配线基板10的上表面10t的周边端部的各个基板边在内的周边部。上述周边部包括位于阻止部DM和基板边10s1之间的区域BR1。

在此，如在上述实施方式中说明的那样，若树脂UF扩展到配线基板10的上表面10t(参照图22)的周边端部，则区域BR1的平坦度会下降。此时，由于支承部31SU的粘接面的平坦度下降，因此难以将部件31相对于配线基板10平行地予以固定。

另外，如图22所示，部件31经由粘接层32(参照图22)粘贴在逻辑设备LC的背面LCb以及存储设备MC的背面MCb。粘接层32为通过添加多个例如金属粒子等高导热粒子而提高导热特性的树脂薄膜，其弹性比部件31的弹性低。因此，即使部件31并未与配线基板10完全平行，通过使粘接层32存在于半导体设备和部件31之间，也能够将部件31和半导体设备连接。

然而，若树脂UF扩展到支承部31SU的粘接区域导致平坦性下降，则部件31相对于配线基板10的倾斜度就会增大，因此，有可能导致部件31和粘接层32无法接触，或者半导体设备和粘接层32无法接触。

此种情况会成为使半导体设备的散热性下降的原因。尤其，逻辑设备LC的电力消耗比存储设备MC的电力消耗大，因此其发热量也比存储设备的发热量大。并且，若由逻辑设备LC、粘接层32、部件31构成的散热路径断开导致散热效率下降，则逻辑设备LC的工作可能会变得不稳定。

然而，通过适用上述实施方式中说明的技术，能够抑制树脂UF扩展到包括图22所示的区域BR1在内的配线基板10的上表面10t的周边部。其结果，支承部31SU的粘接面的平坦性得到提高，因此能够可靠地连接包括逻辑设备LC在内的多个半导体设备和部件31。

在如同本变形例那样将部件31搭载于配线基板上时，在图13或图16所示的连接部密封工序和焊球安装工序之间，或者在焊球安装工序和检查工序之间进行部件31的搭载。

在此，在沿着图21所示的配线基板10的构成上表面10t(参照图22)的周边端部的四个基板边连续形成有阻止部DM的情况下，若不以高精度对准部件31的支承部31SU和配线基板10，阻止部DM就会与支承部31SU接触。

根据本变形例，在基板边10s2和半导体设备之间以及在基板边10s4和半导体设备之间并未设置有阻止部DM。因此，在将部件31安装于配线基板10上时，能够容易避免部件31的支承部31SU与阻止部DM接触。

并且，由于并未设置多余的阻止部DM，因而能够提高部件31的支承部31SU和配线基板10的粘接面积。由此，能够加宽从各个设备经由配线基板10到达部件31的散热路径，其结果，能够进一步提高散热效率。尤其，在部件31并未经由粘接层32而粘贴在逻辑设备LC的情况下，要想使在逻辑设备LC中产生的热量尽量传递(移动)到部件31，优选在部件31上设置较大的支承部31SU，从而提高配线基板10和支承部31SU的粘接面积。

<变形例6>

并且，在上面对各种变形例进行了说明，但是，也可以将上述各个变形例组合使用。

另外，上述实施方式中记载的内容的一部分可以概括如下：

(附记1)

半导体装置的制造方法包括如下工序：

(a)准备具有第1面、形成于所述第1面的第1绝缘膜以及形成于所述第1绝缘膜的第1阻止部的配线基板；

(b)将第1半导体设备搭载于所述配线基板的所述第1面上；

(c)在所述第1绝缘膜和所述第1半导体设备之间配置第1树脂，

其中，所述第1面具有第1边以及位于与所述第1边相对的一侧的第2边，

在所述(b)工序中，所述第1半导体设备以俯视时所述第1半导体设备和所述第1边之间的间隔小于所述第1半导体设备和所述第2边之间的间隔的方式搭载于所述配线基板的所述第1面上，

所述第1阻止部形成在所述第1半导体设备和所述第1边之间，而在所述第1半导体设备和所述第2边之间并未形成有所述第1阻止部。

(附记2)

半导体装置的制造方法包括如下工序：

(a)准备具有第1面、形成于所述第1面的第1绝缘膜以及形成于所述第1绝缘膜的第1阻止部的配线基板；

(b)将第1树脂配置在所述配线基板的所述第1面上；

(c)向所述第1树脂按压第1半导体设备，从而将所述第1半导体设备搭载于所述配线基板上，

其中，所述第1面具有第1边以及位于与所述第1边相对的一侧的第2边，

在所述(b)工序中，所述第1半导体设备以俯视时所述第1半导体设备和所述第1边之间的间隔小于所述第1半导体设备和所述第2边之间的间隔的方式搭载于所述配线基板的所述第1面上，

所述第1阻止部形成在所述第1半导体设备和所述第1边之间，而在所述第1半导体设备和所述第2边之间并未形成有所述第1阻止部。

(附记3)

半导体装置具备：

配线基板，其具有第1面、形成于所述第1面的第1绝缘膜以及形成于所述第1绝缘膜的阻止部；

第1半导体设备以及第2半导体设备，其搭载于所述配线基板的所述第1面上；

第1树脂，其位于所述第1绝缘膜和所述第1半导体设备之间；

第2树脂，其位于所述第1绝缘膜和所述第2半导体设备之间，

其中，所述第1面具有第1边以及位于与所述第1边相对的一侧的第2边，

在所述第1面，所述第1半导体设备搭载于所述第1边和所述第2边之间，并且所述第2半导体设备搭载于所述第1半导体设备和所述第2边之间，

所述第1半导体设备和所述第1边之间的间隔小于所述第1半导体设备和所述第2半导体设备之间的间隔，

所述第2半导体设备和所述第2边之间的间隔小于所述第1半导体设备和所述第2半导体设备之间的间隔，

所述阻止部形成于所述第1半导体设备和所述第1边之间以及所述第2半导体设备和所述第2边之间，并且在所述第1半导体设备和所述第2半导体设备之间并未形成有所述阻止部。

(附记4)

半导体装置具备：

配线基板，其具有第1面、形成于所述第1面的第1绝缘膜以及形成于所述第1绝缘膜的阻止部；

第1半导体设备以及第2半导体设备，其搭载于所述配线基板的所述第1面上；

第1树脂，其位于所述第1绝缘膜和所述第1半导体设备之间；

第2树脂，其位于所述第1绝缘膜和所述第2半导体设备之间，

其中，所述第1面具有第1边以及位于与所述第1边相对的一侧的第2边，

在所述第1面，所述第1半导体设备以及所述第2半导体设备搭载于所述第1边和所述第2边之间，

所述第1半导体设备和所述第1边之间的间隔小于所述第1半导体设备和所述第2边之间的间隔以及所述第1半导体设备和所述第2半导体设备之间的间隔，

所述第2半导体设备和所述第1边之间的间隔小于所述第2半导体设备和所述第2边之间的间隔以及所述第1半导体设备和所述第2半导体设备之间的间隔，

所述第1半导体设备和所述第2半导体设备之间的间隔大于所述第1半导体设备以及所述第2半导体设备中的一个设备的大小，

在所述第1半导体设备和所述第1边之间形成有所述阻止部中的第1阻止部，

在所述第2半导体设备和所述第1边之间形成有所述阻止部中的第2阻止部，

所述第1阻止部和所述第2阻止部彼此分开。