LDMOS器件及相关半导体集成电路的制造方法与流程

本发明涉及半导体器件，尤其涉及LDMOS器件(Laterally Diffused Metal Oxide Semiconductor Device)及相关半导体集成电路的制造方法。

背景技术：

BCD(Bipolar-CMOS-DMOS)工艺能在同一硅衬底上制作多种类型的半导体器件。相对于仅需提供NMOS与PMOS晶体管的逻辑工艺和只需支持少量器件的存储器工艺，BCD工艺必须提供高度集成且坚固耐用的高端功率管和低端功率晶体管(例如LDMOS)、逻辑和模拟CMOS、电平移位MOS晶体管以及双极结型晶体管。因而，BCD工艺通常需要比其他制造工艺更多的掩膜工序，总的制作步骤也更为繁杂。更多的制作步骤意味着更昂贵的硅片。其中掩膜工序尤其昂贵，代工厂通常基于掩膜工序的数量进行收费，使得硅片价格与掩膜工序的数量直接呈比例。

一般来说，决定芯片成本的因素有两个(不包括测试和封装成本，并忽略制造过程中产品良率造成的影响)：硅片成本和芯片大小。芯片成本等于硅片成本除以每个硅片上所包含的芯片数量。因此，为了降低芯片成本，需要通过优化设计规则和使用高集成度器件来减小芯片面积，并减少制造过程中掩膜工序的数量以最小化硅片成本。许多BCD产品均由占据芯片大部分面积的大功率晶体管以及占据芯片小部分面积的其他电路组成。在这种情况下，可以通过省略对于功率晶体管来说并非必要的掩膜工序来降低芯片成本，即使非功率器件可能因此需要占据更大的面积。如果功率晶体管占据的芯片面积足够大，则上述非功率器件所导致芯片面积的增大将不足为虑，从而保证芯片成本的下降。

除了掩膜工序之外，另一个极大影响硅片成本的工艺步骤是外延层(“epi”)生长。对于具有高能离子注入设备的现代化产线而言，将外延层从包含横向功率晶体管的BCD工艺中移除是完全可行的。没有了外延层，某些模拟器件(特别是纵向NPN晶体管和横向PNP晶体管)可能会性能下降和/或尺寸变大。但如果芯片大部分的面积均由功率晶体管所占据，那么这样也不失为一个好的折衷办法。

根据以上分析可以得出，功率集成电路制造商们迫切需要一种半导体工艺，它能减少掩膜工序的数量且无需生长外延层，同时又不会对功率晶体管的尺寸和可靠性造成不利影响。

技术实现要素：

根据本发明实施例的一种LDMOS器件的制作方法，其中该LDMOS器件形成于具有第一掺杂类型的半导体衬底中，该制作方法包括：采用第一掩膜向半导体衬底中注入一系列的杂质，以形成靠近半导体衬底表面且具有第二掺杂类型的第一区域、位于第一区域之下且具有第一掺杂类型的第二区域、以及位于第二区域之下且具有第二掺杂类型的第三区域；采用第二掩膜向半导体衬底中注入杂质，以形成与第一、第二和第三区域毗邻且具有第二掺杂类型的第四区域，其中该第四区域自半导体衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入杂质，以形成具有第一掺杂类型的第一阱。

根据本发明实施例的一种包括高端LDMOS晶体管的半导体集成电路的制作方法，包括：提供p型衬底；采用第一掩膜向p型衬底中连续注入n型、p型和n型杂质，以形成靠近p型衬底表面的n型第一区域、位于第一区域之下的p型第二区域、以及位于第二区域之下的n型第三区域；采用第二掩膜向p型衬底中注入n型杂质，以形成与第一、第二和第三区域毗邻的n型第四区域，其中该第四区域自p型衬底的表面向下延伸至与第三区域相当的深度；以及采用第三掩膜向第一区域内注入p型杂质，以形成的p型第一阱。

根据本发明实施例的一种包括高端LDMOS晶体管、低端LDMOS晶体管、NMOS晶体管和PMOS晶体管的半导体集成电路的制作方法，包括：提供半导体衬底；定义高端漏区、围绕高端漏区的高端源区、围绕高端源区的高端外围区域、低端漏区、毗邻低端漏区的低端源区、NMOS区以及毗邻NMOS区的PMOS区；采用第一掩膜向半导体衬底中连续注入n型、p型和n型杂质，其中高端漏区、高端源区和NMOS区在该步骤中被曝露出来以进行离子注入；采用第二掩膜向半导体衬底中连续注入n型和p型杂质，其中低端漏区和低端源区在该步骤中被曝露出来以进行离子注入；采用第三掩膜向半导体衬底中注入n型杂质，其中高端外围区域和PMOS区在该步骤中被曝露出来以进行离子注入；以及采用第四掩膜向半导体衬底中注入p型杂质，其中高端源区、低端源区以及NMOS区在该步骤中曝露出来以进行离子注入。

附图说明

以下将结合附图对本发明做进一步描述，其中相似的元件采用相似的标号。本领域技术人员可以理解，所有附图均是为了说明的目的。它们可能仅示出了器件的一部分，并且不一定是按比例绘制。

图1a示出现有的LDMOS器件；

图1b示出可以与图1a所示LDMOS制作于同一芯片上的低压CMOS晶体管；

图1c示出可以与图1a所示LDMOS制作于同一芯片上的高压电平移位NMOS晶体管；

图1d示出可以与图1a所示LDMOS制作于同一芯片上的高压电平移位PMOS晶体管；

图1e示出可以与图1a所示LDMOS制作于同一芯片上的纵向NPN和横向PNP晶体管；

图2为可用于制作图1a～1e所示器件的现有制造方法的工艺流程图；

图3a示出可以采用根据本发明实施例的方法制作的高端LDMOS晶体管；

图3b示出可以采用根据本发明实施例的可以与图3a所示器件制作于同一芯片上的低端LDMOS晶体管；

图3c示出可以采用根据本发明实施例的可以与图3a所示器件制作于同一芯片上的低压CMOS晶体管；

图3d示出可以采用根据本发明实施例的可以与图3a所示器件制作于同一芯片上的高压电平移位NMOS晶体管；

图3e示出可以采用根据本发明实施例的可以与图3a所示器件制作于同一芯片上的高压电平移位PMOS晶体管；

图3f示出可以采用根据本发明实施例的可以与图3a所示器件制作于同一芯片上的纵向NPN晶体管和纵向PNP晶体管；

图4为根据本发明实施例的可用于制作图3a～3f所示器件的制造方法的工艺流程图；

图5a～5e示出根据本发明实施例的制作高端LDMOS晶体管的工艺步骤；

图6a～6e示出根据本发明实施例的制作低压CMOS晶体管的工艺步骤。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。在说明书或权利要求书中出现的“左”、“右”、“内”、“外”、“前”、“后”、“上”、“下”、“顶部”、“底部”、“之上”、“之下”或类似的描述，均仅是为了说明的目的，而非用于描述固定的相对位置。应当理解，以上术语在适当的情况下是可以互换的，从而使得相应的实施例可以在其它方向上正常工作。

图1a～1e示出现有的可以采用BCD工艺制作的器件，其中图1a为LDMOS器件，图1b为可以与图1a所示LDMOS制作于同一芯片上的低压CMOS晶体管，包括低压NMOS晶体管与低压PMOS晶体管。图1c和图1d分别为可以与图1a所示LDMOS制作于同一芯片上的高压电平移位NMOS晶体管和高压电平移位PMOS晶体管。图1e为可以与图1a所示LDMOS制作于同一芯片上的纵向NPN和横向PNP晶体管。

如下所示的表1总结了在BCD集成电路中需要形成的八个区域的掺杂类型和掺杂深度。

表1

表1中所提及的隔离区是指p型隔离区域，如图1a和1b中所示。“高端漏区”是指位于高端LDMOS漏极之下的区域，“高端源区”是指位于高端LDMOS源极之下的区域。高端外围区域是指高端LDMOS的外围区域，例如图1a中所示位于标号“Tub”之下的区域。“低端漏区”和“低端源区”分别指代位于低端LDMOS的漏极与源极之下的区域。这里不存在低端外围区域(除了p型衬底的接触区之外)。“NMOS区”对应于图1b中位于标号“NMOS”之下的区域，“PMOS区”对应于图1b中位于标号“PMOS”之下的区域。

对于表1而言，其中的“P”代表p型或受主掺杂，P型掺杂物包括硼、铝和铟。“N”代表n型或施主掺杂，N型掺杂物包括硼、砷和锑。大写字母(“P”或“N”)表示其具有比对应小写字母(“p”或“n”)更高的掺杂浓度。“X”则代表“无所谓”，即该区域于此深度处可以为n型也可以为p型。高端源区和低端源区的横向长度均应较小，也就是说，它们具有较小的关键尺寸(CD)。对于现代BCD工艺而言，这也许意味着它们的横向长度小于大约1um(微米)。

表1中列出的深度范围是从硅表面开始计算，并适用于运行电压高达大概30V的现代BCD工艺。这些数值仅仅是近似值，且可以改变，例如增大或减小50％。

常用的制作BCD集成电路的方法为每一次离子注入采用一层掩膜，或每一系列同样导电类型的离子注入采用一层掩膜，例如表2和表3所示。

在表2中列出了七层掩膜，以及通过每层掩膜注入的离子的导电类型和注入深度。其中采用常见的半导体术语，例如，“N+”代表掺杂浓度高于“N”的n型杂质，而“N”的掺杂浓度相应地又高于“N-”。

表2

在表3中，标题为1至8的各列用于指示表1中列出的各个区域是否在指定的掩膜工序中被曝露出来。例如，区域2～4(“高端漏区”、“高端源区”与“高端外围区域”)、区域7(“NMOS区”)与区域8(“PMOS区”)在“N+Buried Layer”掩膜工序中均被曝露出来。

表3

需要指出的是，表2与表3中列出的7层掩膜并未包含用于形成集成电路所需的所有掩膜，其它集成电路工艺中常用的掩膜也是不可或缺的。这些掩膜可能包括但不限于用于定义有源区、形成MOS栅极、注入DMOS体区、建立N+和P+源/漏区、以及形成接触、通孔和金属互连的各层掩膜。

图2为采用表2与表3所示方法制作图1a～1e所示器件的现有制造工艺的工艺流程图。由图2可以看出，共采用了7层掩膜并包括至少26个工艺步骤。

如果在非关键器件的性能上作出让步，区域1～8的制作可以仅需四层掩膜，并无需进行外延层淀积。高能离子注入设备能将磷注入至硅衬底内深达3um之处。虽然其浓度要远低于低能砷或锑离子注入加外延层淀积所能达到的浓度，但对于LDMOS或CMOS器件而言，N+掩埋层的高浓度并非那么重要，因而在考虑到成本的基础上可以被忽略。

参见表1可知，若LDMOS源区和NMOS区可以采用相同的p型离子注入，则“NMOS P-well”和“DMOS P-well”掩膜可以被合并成为一层小间距掩膜(“P-well”掩膜，关键尺寸＜1um)，以进行较浅(深度0～1um)的p型离子注入。通常，LDMOS中p阱的浓度要高于NMOS中p阱的浓度，以抑制寄生NPN晶体管的导通。但如果LDMOS晶体管的其它方面被设计成为使集成NPN晶体管具有高导通电阻，那么LDMOS和NMOS也可以采用同样的离子注入。

进一步分析表1可知，若“NMOS P-well”和“DMOSP-well”掩膜被合并以制作较高浓度的p型区域，则区域2、3和7可以同时通过另一层掩膜曝露出来。通过该层掩膜可以注入位于0～1um深度处的较低浓度n型区域、位于1～2um深度处的p型区域以及位于2～3um深度处的n型区域。区域3(“高端源区”)和区域7(“NMOS区”)的表面区域(0～1um深度)随后通过前面提及的合并“P-well”掩膜被反转至p型。

此外，区域5(“低端漏区”)和区域6(“低端源区”)也可以通过一层掩膜被同时曝露出来。通过该层掩膜可以注入位于0～1um深度处的较低浓度n型区域和位于1～2um深度处的p型区域。其后，区域6的表面区域(0～1um深度)通过前面提及的合并“P-well”掩膜被反转至p型。

同样地，区域4(“高端外围区域”)和区域8(“PMOS区”)可以通过一层掩膜被同时曝露出来。通过该层掩膜可以形成位于0～1um深度处的较高浓度n型区域，以及延伸至与区域2、3、7中最深的n型区域深度相当的较低浓度n型区域。

因此，通过前述调整，掩膜的数量可以减少三层，同时外延层淀积也不再是必需。如下的表4和表5总结了根据本发明实施例的简化工艺。

表4

表5

图3a～3f示出可以采用根据本发明实施例的方法制作的多个晶体管结构。

图3a示出的高端LDMOS晶体管包括由交替的源极和漏极条形区组成的内部区域，以及经“N-well”掩膜注入的外围区域301。该外围区域301与经“Highsidedrift”掩膜注入的深层n型区域305一起，将LDMOS的源极与p型衬底306隔离开来。经由“Highside drift”掩膜，共形成了n型区域303、位于303之下的p型Resurf层304以及位于304之下的前述深层n型区域305。在每个源极条形区的中心，以及沿着在“Highside drift”掩膜工序中曝露出来以形成区域303～305的区域的边缘，通过“P-well”掩膜注入的p阱302将硅从n型转化为p型，并在LDMOS的源/体端与位于有源器件之下的p型Resurf层304之间形成欧姆接触。与p阱302一起，p阱307也通过“P-well”掩膜被注入至隔离区之中。

图3b示出的低端LDMOS晶体管，其源区与体区通过p阱311与p型衬底306直接相连。n型漏区312以及位于其下的p型Resurf层313均通过“Lowsidedrift”掩膜注入。与高端LDMOS晶体管类似，p阱311也是通过“P-well”掩膜进行离子注入形成。

图3c示出两个相邻的NMOS和PMOS晶体管，它们的体区均与衬底306相隔离。对于NMOS而言，p型Resurf层323以及位于323之下的深层n型区域324均通过“Highside drift”掩膜注入。在NMOS区的中央，通过“P-well”掩膜注入的p阱322将硅从n型转化为p型。对于PMOS，n型体区321通过“N-well”掩膜注入形成。该区域为环型，围绕着p阱322以及p型Resurf层323以将它们与p型衬底306相隔离。与p阱322一起，p阱326也通过“P-well”掩膜被注入至隔离区之中。

图3d示出的高压电平移位NMOS晶体管，其体区通过经“P-well”掩膜形成的p阱321与衬底306相连。其源区无需与体区短接，而可以具有比衬底306高出几伏的电位。承受漏/源电压的漂移区位于厚场氧336之下，实际上包括经“Highside drift”掩膜、与p型Resurf层333以及深层n型区域334一起被注入的n型区域332。通过“N-well”掩膜注入的n型区域335位于漏极条形区的中央。这样的设置使得图3d所示的器件具有比高端LDMOS晶体管更高的漏源击穿电压。

图3e示出的高压电平移位PMOS晶体管，其漂移区与图3d所示的高压电平移位NMOS晶体管一样位于厚场氧346之下。其漏区包括经“P-well”掩膜注入的p阱342以及经“Highside drift”掩膜注入的p型区域343。通过经“Highsidedrift”掩膜注入的深层n型区域344以及经“N-well”掩膜注入的环形n阱341，实现了漏区与衬底306之间的隔离。此外，与p阱342一起，p阱345也通过“P-well”掩膜被注入至隔离区之中。

图3f示出纵向NPN晶体管和纵向PNP晶体管。与在集电区采用NBL(n型掩埋层)的现有纵向NPN晶体管相比，图3f所示纵向NPN晶体管的集电区由经“Highside drift”掩膜注入的深层n型区域354构成。该晶体管的基区是一个p型区域，包括经“P-well”掩膜注入的p阱352以及经“Highside drift”掩膜注入的p型Resurf层353。经“Highside Drift”掩膜注入的深层n型区域354以及经“N-well”掩膜注入的环形n阱351一起实现基区与衬底306之间的隔离。经一“NMOS source/drain”掩膜注入的n+区域构成晶体管的发射区，而基区接触由经一“PMOS source/drain”掩膜注入的p+区域形成。

PNP晶体管同样通过“Highside drift”掩膜形成。其集电区为p型Resurf层359，通过深层n型区域360被隔离。基区包括浅n型层358，该区域与p型Resurf层359以及深层n型区域360一起，均通过“Highside drift”掩膜进行离子注入而形成。经“PMOS source/drain”掩膜注入的p+区域构成PNP晶体管的发射区，而基区接触由经“NMOS source/drain”掩膜注入的n+区域形成。经“P-well”掩膜注入的环形p阱357围绕基区358，并为集电区提供接触。p型Resurf层359与衬底306之间的隔离通过深层n型区域360以及环形n阱356实现，其中n阱356经“N-well”掩膜注入而成。

图4为根据本发明实施例的可用于制作图3a～3f所示器件的制造方法的工艺流程图，包括步骤S401～S419。在步骤S401，提供初始材料，例如业内标准的轻掺杂p型硅片。随后，在步骤S402定义有源区与厚氧区域，这可以通过浅槽隔离(STI)工艺实现。若可以牺牲低压CMOS晶体管的封装密度，则也可以采用更老的局域氧化(LOCOS)工艺。无论采用哪种工艺，位于有源区之间的氧化物均应足够厚，以防止形成于多晶硅或金属互连线之下的少数载流子在有源区之间穿梭。在典型的实施例中，该氧化物的厚度在整个工艺流程完成后大约为3000至8000埃。

在屏蔽氧化物注入完成后，构成MOSFET体区、不同晶体管体区与漂移区、以及位于有源器件与衬底之间的隔离区域的深层掺杂物被注入至衬底中。在一些实施例中，无需很长的高温退火周期。掺杂区域通过离子注入形成，并通过足够的快速热退火(RTA)来激活注入的杂质离子并修复高能离子注入对硅晶格所造成的损伤。在一些实施例中，依次采用表4～5所示的四层掩膜来进行离子注入，随后通过快速热退火步骤对所有的注入离子进行激活和退火。因此，这四层掩膜的顺序其实并不重要，而可以互换。

在一个实施例中，如步骤S403所示，“Highside drift”掩膜被用作有源区定义和屏蔽氧化物生长后的第一层掩膜。通过该掩膜，在步骤S404进行了一系列的n型和p型离子注入。通过该掩膜进行的离子注入的顺序并不重要。其中最深的离子注入是注入能量为2～3MeV或更高的施子(例如磷)注入。3Mev注入能量形成的n型区域(例如305、324、334、344、354、360)具有大约为2um至3um的深度，为位于其上的p型Resurf层(例如304、323、333、343、353、359)与p型衬底(例如306)之间提供电隔离。次深的离子注入是受子(例如硼)注入，用于形成深度大约在1um至2um之间的p型Resurf层(例如304、323、333、343、353、359)。它的具体注入参数(注入浓度和注入能量)取决于漂移区直接位于Resurf层之上的n沟道LDMOS功率晶体管的设计。Resurf设计(在LDMOS的n型漂移区下放置一p型层，以在给定导通电阻下增大击穿电压)的优点为本领域所公知，因而在这里不在详述。

直接位于p型Resurf层的上方的是n型区域注入(例如332、358、高端LDMOS晶体管的n型漂移区303等)。这通常包含多个施子(例如磷和/或砷)注入，以形成自硅表面延伸至约1um深度的n型区域。

在采用“Highside drift”掩膜的离子注入完成，且光刻胶从硅片表面被清除后，下一个掩膜工序S405采用“Lowside drift”掩膜。通过该掩膜，在步骤S406进行了一系列的离子注入。其中注入最深是低端LDMOS晶体管中的受子(例如硼)Resurf层(例如313)注入，它的注入浓度与能量可能与高端LDMOS晶体管中Resurf层注入所采用的不同。直接位于低端Resurf层上方的低端漂移区(例如312)注入由一系列的磷和/或砷离子注入组成，以形成自硅表面延伸至大约1um深度的n型区域。形成低端漂移区所采用的离子注入的浓度和能量通常与形成高端漂移区所需的不同。

在步骤S406完成“Lowside drift”掩膜的离子注入，且光刻胶从硅片表面被清除后，下一个掩膜工序S407采用“N-well”掩膜。通过该掩膜，在步骤S408进行了一系列的施子(例如磷或砷)注入，以形成自硅表面向下延伸至约3um深度的n型区域(例如301、321、335、341、351、356)。通过“N-well”掩膜形成了低压PMOS晶体管的体区(例如321)，同时还形成了环绕高端LDMOS晶体管、低压NMOS的p阱、纵向NPN晶体管基区以及纵向PNP晶体管p型Resurf层，以将它们和衬底(例如306)隔离开来的环形区域(例如301、321、351、356)。该n型区域中较深注入的离子(深度大于约1um)是为了在硅片的顶部与通过“Highside drift”掩膜形成的深层n型区域(例如305、324、354、360)之间提供接触。而较浅注入的离子是为了形成n阱，使低压PMOS晶体管得以安放。

在采用“N-well”掩膜的离子注入完成，且光刻胶从硅片表面被清除后，下一个掩膜工序S409采用“P-well”掩膜。为了形成紧凑的高端和低端LDMOS晶体管，在横向尺寸上对采用“P-well”掩膜的离子注入进行了限制。因而步骤S409中使用的光刻胶通常比之前三个掩膜工序中使用的光刻胶要薄，这无疑限制了离子注入所能采用的最大能量。通过该掩膜，在步骤S410进行了一系列的受子(例如硼)注入。注入形成的p阱区域具备多种功效：在高端和低端LDMOS晶体管的源极条形区，它(例如302、311)为表面的源极和位于其下的Resurf层(例如304、313)提供电接触；它(例如322)提供低压NMOS晶体管耐以形成的体区；它(例如307、326、345、362)还帮助实现n阱区域之间的隔离。

在光刻胶被清除后，在步骤S411通过快速热退火来激活前面注入的离子并修复高能离子注入对硅晶格所造成的损伤。

通过以上步骤，根据本发明实施例的集成电路制作的主要部分已经完成。用于制作LDMOS晶体管、低压NMOS和PMOS晶体管以及其它辅助性器件的接下来的其它步骤可能与美国专利US8,916,439中描述的类似。例如，在步骤S412可能形成台阶式的漂移区氧化物，随后在步骤S413定义多晶硅栅。在栅定义完成后，在步骤S414形成与多晶硅栅自对准的DMOS的浅体区。如果有的话，低压MOS的LDD(lightly doped drain)区域在这里被注入并退火。随后，在步骤S415形成隔离侧墙，并在步骤S416定义MOSFET的N+和P+源区和漏区。在步骤S417，通过其它掩膜定义自对准硅化(self-aligned silicided，“Salicide”)区域，随后，在步骤S418定义接触区并在步骤S419完成后续金属互连。

将图4与图2比较，可以明显看出根据本发明的制作工艺减少了掩膜工序的数量，并消除了对外延层淀积的需求，从而降低了芯片成本。

图5a～5e示出根据本发明实施例的制作高端LDMOS晶体管的工艺步骤。

图5a示出衬底501、以及采用LOCOS工艺形成于衬底501之上、并位于有源区之间的场氧区域(502,503)。当然，本领域技术人员可知，这里同样也可以采用STI工艺。

图5b示出“Highside drift”掩膜工序中采用的光刻胶504，以及通过它进行离子注入形成的n型和p型区域(505～507)。

在高端LDMOS晶体管的制作工程中并未用到“Lowside drift”掩膜。因而图5c示出“N-well”掩膜工序中采用的光刻胶508，以及通过它进行离子注入形成的n型区域509。在一个实施例中，为了给深层n型区域507提供良好的电接触，“N-well”掩膜的开口与“Highside drift”掩膜的开口重叠了一小部分，也就是说，“N-well”掩膜工序中曝露出来的区域与“Highside drift”掩膜工序中曝露出来的区域局部重叠。此外，为了将Resurf层506与衬底501相隔离，“N-well”掩膜定义的区域509为完全围绕区域505～507的环形。前述的局部重叠非常关键。若重叠部分不足，将不能实现Resurf层506与衬底501之间的电隔离。然而，若重叠部分过多，则重叠区域中施子的掺杂浓度将过高，导致Resurf层506至n型区域509之间的击穿电压降低，从而限制高端LDMOS晶体管的最大漏源电压。

图5d示出“P-well”掩膜工序中采用的光刻胶512，以及通过它进行离子注入形成的p型区域(513、514)。连续的p阱沿着“Highside drift”掩膜开口的边缘，将靠外的源极条形区连接至Resurf层506。在每个内部的源极条形区均存在条形的p阱(514)，将源极与Resurf层506连接起来。这些条形p阱横向宽度很小，以最小化器件尺寸并减小LDMOS晶体管的面积。在环形n阱509之外，p阱(513)被注入至位于有源器件间的隔离区之内。这不仅增大了有源器件之间的穿通电阻值，还提高了场NMOS的阈值电压，从而避免经高压互连下感应出的反型层进行的寄生传导。

图5e示出了经过多个后续工艺步骤后的高端LDMOS晶体管。通过一系列的氧化、淀积、掩膜、刻蚀、注入和退火步骤，定义了台阶式(薄与厚)栅氧、多晶硅栅、DMOS浅体区、LDD区以及N+和P+源/漏区域。此后，进行基于掩膜的硅化并形成接触和互连，以完成硅片的制作。

图6a～6e示出根据本发明实施例的制作低压CMOS晶体管的工艺步骤，该CMOS晶体管包括相邻的NMOS晶体管和PMOS晶体管。

图6a示出衬底501、以及采用LOCOS工艺形成于衬底501之上、并位于有源区之间的场氧区域(602～605)。当然，这里也同样可以采用STI工艺。

图6b示出“Highside drift”掩膜工序中采用的光刻胶606，以及通过它进行离子注入形成的n型和p型区域(607～609)。“Highside drift”掩膜在将用于形成NMOS晶体管的地方留有开口。p型Resurf层608构成NMOS晶体管中p阱的下部。

CMOS器件的制作工程并未用到“Lowside drift”掩膜。因而图6c示出“N-well”掩膜工序中采用的光刻胶610，以及通过它进行离子注入形成的n型区域611。n型区域611为PMOS晶体管提供体区，同时还提供了一个围绕NMOS中p阱的环形区域，以将该p阱与衬底601相隔离。与高端LDMOS中情况类似，在这里，“N-well”掩膜的开口与“Highside drift”掩膜的开口之间的部分重叠也十分重要。

图6d示出“P-well”掩膜工序中采用的光刻胶617，以及通过它进行离子注入形成的p型区域(618～620)。经过该层掩膜进行的p型离子注入形成了NMOS中p阱的上部(619)，同时还形成了n阱之间的隔离区域(618、620)。该p型离子注入的浓度高得足以抵消经“Highside drift”掩膜注入的浅层施子，从而将硅的顶部反型为p型。“P-well”掩膜的开口可能小于、等于或大于“Highside drift”掩膜的开口，这完全取决于工艺的电气要求。

图6e示出了经过多个后续工艺步骤后的NMOS和PMOS晶体管。通过一系列的氧化、淀积、掩膜、刻蚀、注入和退火步骤，定义了薄栅氧、CMOS栅、LDD区以及用于阈值调整的离子注入(如果有的话)。此后，进行基于掩膜的硅化并形成接触和互连，以完成硅片的制作。

虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。