半导体结构及其制备方法与流程

本发明涉及半导体领域，且特别涉及一种半导体结构及其制备方法。

背景技术：

阻变存储器（Resistive Random Access Memory，RRAM）是利用某些薄膜材料在外加电场的作用下的开关特性来实现数据存储，是一种新型非易失性存储器。具有擦写速度快、存储密度高、重复擦写次数多、多值储存等众多优点。阻变存储器具有简单的三层结构，即在两层金属之间夹着一层介质材料，通常由绝缘性或者半导体性质的材料构成。

通过大量的研究调查表明，无机薄膜晶体管中的金属氧化物薄膜晶体管具有诸多优点：在低温下（可低至室温）生长薄膜，并获得非常平滑的表面，可以做在柔性、玻璃等基底上面，材料成本低，电学性能好等。利用此器件可以应用于低成本的无源RFID芯片制造，解决物联网的瓶颈问题，如终端智能传感器件价格高，难以大范围推广应用。而基于金属氧化物薄膜晶体管的RFID芯片需要用到可读写非易失存储器来存储数据，目前广泛应用的非易失存储器一般是基于硅基的浮栅技术，无法满足我们非硅基芯片对存储器的需求。此外，现有的金属氧化物薄膜晶体管和阻变存储器由于制备无法兼容，因此两个器件是两个独立的器件，在制备时需各自单独进行，这不仅不便于用户使用，同时也需要很大的制备成本和制备周期。

技术实现要素：

本发明为了克服现有技术的不足，提供一种在薄膜晶体管上集成阻变存储器的半导体结构及其制备方法。

为实现上述目的，本发明提供了一种半导体结构，在薄膜晶体管上集成阻变存储器，所述半导体结构包括：基底；漏极和源极，分别形成于所述基底；沟道层，形成于所述基底且位于所述漏极和源极之间，沟道层的两端分别延伸至漏极和源极的上方；阻变层，形成在所述漏极、沟道层和源极之上，所述阻变层至少有一部分与所述漏极和源极相接触；栅绝缘层，形成于所述沟道层、漏极、源极和阻变层的上方；栅电极，形成于所述栅绝缘层上；至少一个顶电极，形成于所述阻变层上，所述顶电极位于所述漏极或源极的上方。

于本发明一实施例中，沟道层由金属氧化物薄膜构成。

于本发明一实施例中，阻变层形成在漏极、沟道层和源极之上，栅绝缘层形成在阻变层上。

于本发明一实施例中，阻变层为具有半导体特性的材料构成或者绝缘特性的材料构成，栅绝缘层由具有绝缘性的材料构成。

于本发明一实施例中，阻变层和栅绝缘层由同种材料构成且阻变层内的缺陷比栅绝缘层内的缺陷多。

于本发明一实施例中，漏极、源极和至少一个顶电极由导电薄膜材料构成。

于本发明一实施例中，所述基底为硅基底、玻璃基底或石英基底中的任一种。

于本发明一实施例中，所述基底为柔性基片。

本发明另一方面还提供上述半导体结构的制备方法，在制备薄膜晶体管的同时形成阻变存储器，所述制备方法包括：提供基底；经淀积、剥离或者刻蚀后在基底上形成漏极和源极；在漏极和源极之间的基底上形成沟道层，沟道层的两端分别延伸至漏极和源极的上方；经沉积、剥离或者刻蚀后，在所述漏极、沟道层和源极之上形成阻变层，并使得阻变层至少有一部分与漏极和源极相接触；在沟道层、漏极、源极和阻变层的上方形成栅绝缘层；在栅绝缘层上形成栅电极；在阻变层上形成至少一个顶电极，所述顶电极位于所述漏极或源极的上方。

于本发明一实施例中，阻变层为具有半导体特性的材料或者绝缘特性的材料，栅绝缘层由具有绝缘性的材料构成。

于本发明一实施例中，在形成栅电极的同时形成至少一个顶电极。

综上所述，本发明提供的半导体结构及其制备方法与现有技术相比具有以下优点：

将薄膜晶体管的漏极或源极作为阻变存储器的底电极，在形成栅电极的同时形成阻变存储器的顶电极，在底电极和顶电极之间形成阻变层。相比传统的薄膜晶体管制备工序，本发明提供的半导体结构只需额外增加一层阻变层即可在制备薄膜晶体管的同时将阻变存储器集成在一起，不仅大大减小了器件的体积，同时减小沉积次数，大大降低了器件的制备成本及生产周期。此外，由于薄膜晶体管可制备在非硅基片上，将阻变存储器和薄膜晶体管相集成实现阻变存储器在非硅基片上的制备。

进一步的,设置阻变层和栅绝缘层两者采用具有绝缘性的材料进行沉积且在形成栅绝缘层的同时形成阻变层,当绝缘层和阻变层为相同的材料制备时仅在沉积时通过改变两者的沉积参数,使得阻变层内的缺陷多于栅绝缘层,从而同时满足薄膜晶体管和阻变存储器的要求。该设置可进一步减小工艺步骤,降低工艺成本。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为现有的阻变存储器的结构示意图。

图2所示为现有的薄膜晶体管的结构示意图。

图3所示为本发明一实施例提供的半导体结构的示意图。

图4至图8所示为图3所示的半导体结构的制备流程图。

具体实施方式

图1所示为现有的阻变存储器的结构示意图。图2所示为现有的薄膜晶体管的结构示意图。图3所示为本发明一实施例提供的半导体结构的示意图。图4至图8所示为图3所示的半导体结构的制备流程图。请一并参照图1至图8。

如图1所示，现有的阻变存储器包括阻变层102和位于阻变层上方和下方的顶电极101和底电极103以及衬底100。图2所示的薄膜晶体管为顶栅结构的薄膜晶体管，具体的结构为：在基底200上沉积并蚀刻出源极201和漏极202；在基底200上沉积并刻蚀出沟道层203，在沟道层203上依次形成栅绝缘层204和栅极205。

本实施例提供的半导体结构将图1所示的阻变存储器和图2所示的薄膜晶体管集成在一起，具体的结构包括基底1、漏极2、源极3、沟道层4、阻变层5、栅绝缘层6、栅电极7和至少一个顶电极8。漏极2和源极3分别形成于基底1。沟道层4形成于基底1且位于漏极2和源极3之间，沟道层4的两端分别延伸至漏极2和源极3的上方。阻变层5至少有一部分与漏极2或源极3相接触。栅绝缘层6形成于沟道层4、漏极2和源极3的上方。栅电极7形成于栅绝缘层6上。至少一个顶电极8形成于阻变层5上。

如图3所示，本实施例提供的半导体结构中，基底1、漏极2、源极3、沟道层4、栅绝缘层6和栅电极7组成了一个薄膜晶体管；而源极3、阻变层5和顶电极8组成了阻变存储器。于本实施例中，基底1为柔性基片，具体而言为PDMS薄膜（聚二甲基硅氧烷薄膜）。然而，本发明对此不作任何限定。于其它实施例中，基底1可为硅基底、玻璃基底、石英基底、塑料或PI薄膜等其它柔性衬底。薄膜晶体管和阻变存储器的集成实现了阻变存储器在非硅基片上的制备，满足非硅基片芯片对阻变存储器的要求。于本实施例中，阻变层5形成在漏极2、沟道层4和源极3之上，栅绝缘层6形成在阻变层5上，但只局部覆盖阻变层5。阻变层5和栅绝缘层6共同对薄膜晶体管起到钝化保护的作用。然而，本发明对此不作任何限定。于其它实施例中，阻变层5可只形成在漏极2或源极3上，利用漏极2或源极3作为阻变存储器的底电极。于本实施例中，漏极2和源极3由导电薄膜构成，优选的，由氧化铟锡薄膜构成。然而，本发明对此不作任何限定。其它实施例中，漏极2和源极3可由其它导电薄膜构成，如金属导电薄膜。

在实际的工艺过程中，为减小工艺步骤，设置阻变层5和栅绝缘层6均采用同种具有绝缘性的材料构成，该设置可在制备栅绝缘层6的同时制备阻变层5。优选的，设置阻变层5和栅绝缘层6均为氧化铝薄膜。然而，本发明对此不作任何限定。于其它实施例中，阻变层5和栅绝缘层6可采用不同材料制备而成。如阻变层5可为二元氧化物薄膜、三元氧化物薄膜、多元氧化物薄膜或氮化物薄膜等具有绝缘性的材料中的任一种或者其它具有半导体特性的材料。栅绝缘层可为其它具有绝缘特性的材料。

对于阻变存储器而言，其对阻变层5的要求是具有一定的缺陷，能产生漏电；而相反的，对于栅绝缘层6而言，其要求是尽可能的减小漏电。因此，于本实施例中，通过调节不同的沉积参数来使得阻变层5和栅绝缘层6同时满足阻变存储器和薄膜晶体管的要求。具体而言，在沉积阻变层5时可通过降低沉积温度来使得阻变层5内具有一定的缺陷；或者对沉积的栅绝缘层6进行退火，减小其内部的缺陷。

于本实施例中，在形成栅电极7的同时形成至少一个顶电极8。该设置进一步减小了制备器件的工艺步骤。于本实施例中，阻变层5上设置有两个顶电极8，即本实施例提供的半导体结构中集成了一个薄膜晶体管和两个阻变存储器。然而，本发明对顶电极8的个数不作任何限定。于本实施例中，栅电极7和顶电极8采用氧化铟锡（ITO）材料构成。然而，本发明对此不作任何限定。

于本实施例中，漏极2、源极3、沟道层4、栅绝缘层6、栅电极7以及顶电极8均为薄膜层，这些薄膜可在较低的工艺温度，如小于400摄氏度或者甚至达到室温，薄膜的厚度小于50纳米。该设置对薄膜的沉积条件要求低，同时耗材少，可大大降低器件的制备成本。

为满足RFID芯片的需要，本实施例提供的薄膜晶体管中，沟道层4由金属氧化物薄膜构成，具体而言为氧化锌薄膜，即形成的薄膜晶体管为金属氧化物薄膜晶体管。然而，本发明对此不作任何限定。本发明提供的半导体结构同样能将其它类型的薄膜晶体管和阻变存储器相兼容。

相对应的，本发明还提供上述半导体结构的制备方法，具体如图4至图8所示。

首先，提供基底1。接着，如图4所示，在基底1上沉积第一导电层，剥离或刻蚀后在基底1的漏区和源区的相对应位置上形成漏极2和源极3。于本实施例中，第一导电层为氧化铟锡薄膜。然而，本发明对次不作任何限定。

接着，如图5所示，在漏极2和源极3之间的基底1上形成沟道层4，沟道层4的两端分别延伸至漏极2和源极3的上方。于本实施例中，沟道层4为氧化锌薄膜。

在形成沟道层4后，沉积阻变层5并剥离或刻蚀后，使得阻变层5至少有一部分与漏极2或源极3相接触。于本实施例中，如图6所示，阻变层5形成在漏极2、沟道层4以及源极3之上。然而，本发明对此不作任何限定。于其它实施例中，可只在漏极2或源极3上形成阻变层5，将漏极2或源极3作为阻变存储器的底电极。

如图7所示，在形成阻变层5上形成栅绝缘层6。于本实施例中，阻变层5和栅绝缘层6采用相同的材料构成，优选的，均为氧化铝薄膜。该设置使得在实际制备中，只需改变沉积参数使得阻变层5内的缺陷多于栅绝缘层6内的缺陷，而无需更换靶材即可实现阻变层5和栅绝缘层6的沉积，即在形成栅绝缘层6的同时形成阻变层5。该设置大大减小了制备器件的工艺步骤。然而，本发明对此不作任何限定。于其它实施例中，阻变层5可为二元氧化物薄膜、三元氧化物薄膜、多元氧化物薄膜或氮化物薄膜等具有绝缘性的材料中的任一种或具有半导体特性的材料。栅绝缘层6也可为其它具有绝缘性的材料。

如图8所示，在栅绝缘层6和阻变层5上分别同时形成栅电极7和至少一个顶电极8，栅电极7和顶电极8的制备工艺相兼容同样可大幅度减小工艺步骤。于本实施例中，栅电极7和顶电极8均由氧化铟锡（ITO）材料构成。然而，本发明对此不作任何限定。于其它实施例中，栅电极7和顶电极8可为其它导电薄膜，如金属导电薄膜。于本实施例中，顶电极8的数量为两个。然而，本发明对此不作任何限定。

于本实施例中，漏极2、源极3、沟道层4、栅绝缘层6、栅电极7以及顶电极8均为薄膜层，这些薄膜可在较低的工艺温度，如小于400摄氏度或者甚至达到室温，薄膜的厚度小于50纳米。进一步的，这些薄膜可采用磁控溅射法、化学气相沉积法、热蒸发法、原子层沉积法、脉冲激光沉积法、化学溶液法或外延生长法生长而成。于本实施例中，这些薄膜均采用磁控溅射法沉积而成。

综上所述，本发明提供的半导体结构将薄膜晶体管的漏极或源极作为阻变存储器的底电极，在形成栅电极的同时形成阻变存储器的顶电极，在底电极和顶电极之间形成阻变层。相比传统的薄膜晶体管制备工序，本发明提供的半导体结构只需额外增加一层阻变层即可在制备薄膜晶体管的同时将阻变存储器集成在一起，不仅大大减小了器件的体积，同时减小沉积次数，大大降低了器件的制备成本及生产周期。此外，由于薄膜晶体管可制备在非硅基片上，将阻变存储器和薄膜晶体管相集成实现阻变存储器在非硅基片上的制备。

进一步的，设置阻变层和栅绝缘层两者采用具有绝缘性的材料进行沉积且在形成栅绝缘层的同时形成阻变层，当绝缘层和阻变层为相同的材料制备时仅在沉积时通过改变两者的沉积参数，使得阻变层内的缺陷多于栅绝缘层，从而同时满足薄膜晶体管和阻变存储器的要求。该设置可进一步减小工艺步骤，降低工艺成本。

虽然本发明已由较佳实施例揭露如上，然而并非用以限定本发明，任何熟知此技艺者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所要求保护的范围为准。