本发明实施例涉及半导体装置及其制造方法，特别涉及半导体装置内使用熔丝(fuse)的结构及其制造方法。
背景技术：
当半导体装置的尺寸缩小，在半导体装置内的每一个个别组件的尺寸也应该缩小，否则整体来说，此组件对于装置更进一步地缩小会有成为瓶颈的风险。举例而言，当晶体管或有源元件的尺寸缩小，半导体装置的其他部分，例如提供有源元件互连性(interconnectivity)的介电层和金属化层，也应该在尺寸上缩小。在其他的情况下，装置的整体尺寸可维持原样。
然而，介电层和金属化层的缩小本身会产生一些问题。举例而言，当金属化层被缩小比例，任何形成于金属化层内的元件，例如包含电容、电阻、熔丝等的无源元件也将被缩小比例。不过，缩小这些元件的比例可能会修改其特性至预期的效能范围以外。如此，为了进一步微型化(miniaturization)这些组件，形成和使用金属化层以及金属化层内的元件的新方法为目前致力的方向。
技术实现要素：
一些实施例中，提供半导体装置的制造方法。此半导体装置的制造方法包含在半导体基底的第一区上形成多个栅极电极，这些栅极电极在第一方向上延伸，在第一区的这些栅极电极上形成第一金属层，其中第一区的第一金属层内每一条个别的线在与第一方向垂直的第二方向上延伸，其中第一金属层无熔丝。此半导体装置的制造方法包含在第一区的第一金属层上形成第二金属层，其中第一区的第二金属层内每一条个别的线在第一方向上延伸，其中第二金属层无熔丝。此半导体装置的制造方法还包含在第一区的第二金属层上形成第三金属层，其中第一区的第三金属层内每一条个别的线在第二方向上延伸，其中第三金属层包括多条熔丝。
在本公开的制造方法的一个实施方式中，还包括在该第一区的该第三金属层上形成一第四金属层，其中该第一区的该第四金属层内每一条个别的线在该第一方向上延伸。
在本公开的制造方法的另一个实施方式中，还包括在该第一区的该第四金属层上形成一第五金属层，其中该第一区的该第五金属层内每一条个别的线在该第二方向上延伸。
在本公开的制造方法的另一个实施方式中，形成该第二金属层具有一第一厚度，且其中形成该第三金属层具有不同于该第一厚度的一第二厚度。
在本公开的制造方法的另一个实施方式中，该第二厚度小于该第一厚度。
在本公开的制造方法的另一个实施方式中，形成该第三金属层包括至少一部份的双镶嵌工艺。
在本公开的制造方法的另一个实施方式中，还包括编程所述多条熔丝。
一些实施例中，提供半导体装置的制造方法。此半导体装置的制造方法包含在半导体基底上形成一系列的有源元件，在此系列的有源元件上沉积第一金属层，在俯视图中，第一金属层排列为垂直于此系列的有源元件。此半导体装置的制造方法包含在第一金属层上沉积第二金属层，在俯视图中，第二金属层排列为垂直于第一金属层。此半导体装置的制造方法还包含在第二金属层上沉积一系列的熔丝在第三金属层内，在俯视图中，第三金属层排列为垂直于第二金属层。
在本公开的制造方法的一个实施方式中，沉积该系列的熔丝具有一第一厚度，且其中沉积该第二金属层具有不同于该第一厚度的一第二厚度。
在本公开的制造方法的另一个实施方式中，该第一厚度小于该第二厚度。
在本公开的制造方法的另一个实施方式中，还包括在该第三金属层上沉积一第四金属层，在该俯视图中，该第四金属层排列为垂直于该第三金属层。
在本公开的制造方法的另一个实施方式中，还包括在该第四金属层上沉积一第五金属层，在该俯视图中，该第五金属层排列为垂直于该第四金属层。
在本公开的制造方法的另一个实施方式中，该第二金属层无熔丝。
在本公开的制造方法的另一个实施方式中，沉积该第三金属层还包括一双镶嵌工艺。
一些实施例中，提供半导体装置。此半导体装置包含多个有源元件在半导体基底的第一区内，这些有源元件在第一方向上延伸。此半导体装置还包含第一金属层在这些有源元件上，第一金属层包含多条第一金属线在第一区内且在垂直于第一方向的第二方向上排列。此半导体装置包含第二金属层在第一金属层上，第二金属层包含多条第二金属线在第一区内且在第一方向上排列。此半导体装置还包含第三金属层在第二金属层上，第三金属层包含多条第三金属线和多条熔丝，其中这些第三金属线在第二方向上排列。
在本公开的半导体装置的一个实施方式中，该些第三金属线具有一第一厚度，该第二金属层具有一第二厚度，且该第一厚度小于该第二厚度。
在本公开的半导体装置的另一个实施方式中，还包括一第四金属层，在该第三金属层上，该第四金属层包括多条第四金属线在该第一方向上排列。
在本公开的半导体装置的另一个实施方式中，还包括一第五金属层，在该第四金属层上，该第五金属层包括多条第五金属线在该第二方向上排列。
在本公开的半导体装置的另一个实施方式中，该第一金属层和该第二金属层仅为该些有源元件和该第三金属层之间的金属层。
在本公开的半导体装置的另一个实施方式中，该第三金属层嵌入于一高介电常数的介电材料中。
附图说明
通过以下的详述配合所附附图，可以更加理解本公开的内容。需强调的是，根据工业上的标准惯例，许多特征部件(feature)并未按照比例绘制且仅用于阐述目的。事实上，为了能清楚地讨论，不同特征部件的尺寸可能被增加或减少。
图1a-图1b是根据一些实施例，显示有源元件和第一金属层的形成；
图2a-图2b是根据一些实施例，显示第二金属层的形成；
图3a-图3b是根据一些实施例，显示第三金属层的形成；
图4a-图4b是根据一些实施例，显示第四金属层的形成；
图5a-图5b是根据一些实施例，显示第五金属层的形成。
其中，附图标记说明如下：
100～半导体装置；
101～半导体基底；
102～第一区；
103～有源元件；
104～接触插塞；
105～层间介电层；
106～栅极电极；
107～第一介电层；
108～间隙物；
108’～第一纵轴；
109～第一金属层；
110～第二纵轴；
111～第一方向；
113～第二方向；
201～第二金属层；
205～虚线；
203～第二介电层；
207～第三纵轴；
301～第三金属层；
303～第三介电层；
305～第四纵轴；
307～第一熔丝；
309～第二熔丝；
311～第三熔丝；
401～第四金属层；
403～第四介电层；
405～第五纵轴；
501～第五金属层；
503～第五介电层；
505～第六纵轴；
l1～第一长度；
t1～第一厚度；
t2～第二厚度；
t3～第三厚度；
t4～第四厚度；
t5～第五厚度；
t6～第六厚度；
t7～第七厚度；
t8～第八厚度；
t9～第九厚度；
t10～第十厚度；
t11～第十一厚度；
w1～第一宽度；
w2～第二宽度；
w3～第三宽度；
w4～第四宽度；
w5～第五宽度。
具体实施方式
以下公开提供了很多不同的实施例或范例，用于实施本发明的不同特征部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些仅仅是范例，并非用以限定本公开。举例而言，叙述中若提及第一特征部件形成于第二特征部件之上，可能包含第一和第二特征部件直接接触的实施例，也可能包含额外的特征部件形成于第一和第二特征部件之间，使得它们不直接接触的实施例。此外，本公开在不同的范例中可重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的不同实施例及/或组态之间指定其关系。
再者，空间上相关的措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语可用于此，以简化一元件或特征部件与其他元件或特征部件之间如图所示的关系的陈述。此空间上相关的措辞意欲包含除附图描绘的方向外，使用或操作中的装置的不同方向。装置可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述可同样依此解读。
参见图1a-图1b，其中图1b显示沿图1a的b-b’线的图1a的俯视图，其绘示出一部分的半导体装置100，包含半导体基底101、有源元件103、层间介电层(interlayerdielectric，ild)105，第一介电层107和第一介电层107内的第一金属层(m1)109。半导体基底101可包括块状硅，掺杂或未掺杂，或绝缘层上覆硅(silicon-on-insulator，soi)基底的有源层。一般而言，绝缘层上覆硅基底包括一层半导体材料，例如硅(si)、锗(ge)、硅锗(sige)、绝缘层上覆硅(soi)、绝缘层上覆硅锗(silicongermaniumoninsulator，sgoi)或前述的组合。其他可使用的基底包含多层(multi-layered)基底、梯度(gradient)基底或混合定向(hybridorientation)基底。
半导体基底101可包含有源元件103。本领域技术人员可理解，各式各样的有源元件和无源元件，例如晶体管、电容、电阻或这些的组合，和其他相似者可用于达成半导体装置100的设计预期的结构和功能上的要求。有源元件103可使用任何合适的方法形成。
在一特殊实施例中，有源元件103可包括栅极介电(未单独绘示于图1a中)、栅极电极106和间隙物108于通道区(未单独绘示于图1a中)上，在栅极电极106的两侧具有源/漏极区(也未单独绘示于图1a中)。栅极介电和栅极电极106可通过任何在本技术领域中已知的合适工艺来形成和图案化于半导体基底101上。栅极介电可为高介电常数(high-k)的介电材料，例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、前述的组合或其他相似者。栅极介电最好具有大于约4的相对介电常数(permittivity)值。
在一实施例中，栅极介电包括氧化层，栅极介电可通过任何的氧化工艺形成，例如在包括氧化物、水(h2o)、一氧化氮(no)或前述的组合的环境中进行湿式或干式热氧化，或通过使用四乙氧基硅烷(tetra-ethyl-ortho-silicate，teos)和氧气作为前驱物(precursor)的化学气相沉积(chemicalvapordeposition，cvd)技术形成。在一实施例中，栅极介电的厚度在约
栅极电极106包括导电材料，例如金属(比如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(比如钛硅化物、钴硅化物、镍硅化物、钽硅化物)、金属氮化物(比如钛氮化物、钽氮化物)、掺杂的多晶硅、其他导电材料或前述的组合。在一范例中，沉积非晶硅并且再结晶以产生多晶硅(poly-silicon)。在一实施例中，栅极电极106为多晶硅，栅极电极106可通过低压化学气相沉积(low-pressurechemicalvapordeposition，lpcvd)法将掺杂或未掺杂的多晶硅沉积而形成，栅极电极106的厚度在约
在栅极介电和栅极电极106的侧壁形成间隙物108。间隙物108通常是通过毯覆地沉积间隙物层(未绘示)于先前形成的结构上而形成。间隙物层可包括氮化硅(sin)、氮氧化物、碳化硅(sic)、氮氧化硅(sion)、氧化物或其他相似者，且是通过一般常用的方法而形成，例如化学气相沉积(cvd)、等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)，溅镀(sputter)或其他本技术领域中已知的方法。接着，图案化间隙物层以形成间隙物108，例如通过非等向性地蚀刻以自结构的水平表面移除间隙物层。
在半导体基底101内于栅极介电的相反两侧形成源/漏极区。在一实施例中半导体基底101为n型基底，通过植入适当的p型掺杂物，例如硼、镓、铟或其他相似者，以形成源/漏极区。在另一实施例中半导体基底101为p型基底，通过植入适当的n型掺杂物，例如磷、砷或其他相似者，以形成源/漏极区。使用栅极介电、栅极电极106和间隙物108当作掩模植入形成源/漏极区。
需强调的是，本领域技术人员将理解，许多其他的工艺、步骤或其他相似者可用以形成这些源/漏极区。举例而言，本领域技术人员将理解，为了形成有具体形状或适合特殊目的的特性的源/漏极区，可使用各种间隙物和衬垫的组合以实施多种植入。任何的这些工艺都可用来形成源/漏极区，且以上描述并非用以限制本实施例至前述的步骤。
参见图1b，在一实施例中，在第一区(在图1b中以标记102的虚线方框表示)内形成每一个有源元件103的栅极电极106，使得彼此在相同的方向上延伸，且在一特殊的实施例中，第一区102可为熔丝位元单元(fusebitcell)区。在一实施例中，第一区102可为在第三金属层301内形成熔丝的半导体基底101的区域(在图1b中未绘示，但讨论和显示于以下关于第3图的描述)。如此，当第一区102可包含整体的半导体基底101的同时，第一区102也可包含半导体基底101的分部，例如具有第一宽度w1和第一长度l1的区域，第一宽度w1在约200μm和约400μm之间，例如为约300μm，且第一长度l1在约100μm和约300μm之间，例如为约200μm。然而，任何合适的尺寸皆可使用。
此外，在图1b的俯视图中，至少有一些有源元件103位于第一区102内。位于第一区102内的每一个有源元件103(在此俯视图中)皆有具第一纵轴(在图1b中以标记108’的虚线表示)的栅极电极106，且前述的栅极电极106平行于第一区102内其他的栅极电极106。再者，第一区102内的每一个栅极电极106的第一纵轴在第一方向上延伸(在图1b中以标记111的箭头表示)。
往回参见图1a，为了保护和隔离有源元件103，层间介电层105形成于有源元件103上。在一实施例中，层间介电层105可包括例如为硼磷硅酸盐玻璃(boronphosphoroussilicateglass，bpsg)的材料，虽然任何合适的介电材料皆可使用于任一层。层间介电层105的形成可使用例如为等离子体增强化学气相沉积(pecvd)的工艺，也可使用其他的工艺，例如低压化学气相沉积(lpcvd)。形成的层间介电层105的厚度在约
形成层间介电层105之后，可穿过层间介电层105形成接触插塞104，以使有源元件103与上方的第一金属层109电性连接。在一实施例中，接触插塞104的形成可通过先穿过层间介电层105形成接触插塞开口，以暴露源/漏极区或有源元件103的其他栅极电极106。在一实施例中，使用合适的光刻掩模和蚀刻工艺以形成接触插塞开口。
形成接触插塞开口之后，可开始形成第一粘胶层(未单独绘示于图1a中)。在一实施例中，利用第一粘胶层帮助剩余的接触插塞104粘着至下方的结构，且第一粘胶层可例如为钨、氮化钛、氮化钽或其他相似者，使用例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)及/或其他相似的工艺而形成。
形成第一粘胶层之后，形成剩余的接触插塞104接触于第一粘胶层。在一实施例中，接触插塞104的材料可为钨，而其他合适的材料，例如铝、铜、这些的组合或其他相似者也可使用。接触插塞104的材料可使用例如为化学气相沉积的工艺形成，而其他合适的工艺，例如等离子体增强化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)及其他相似的工艺也可使用。
填充完后，实施接触插塞104的平坦化工艺，以移除层间介电层105外的接触插塞104的材料，形成接触插塞104(其中一者绘示于图1a中)。在一实施例中，平坦化工艺为化学机械研磨(chemicalmechanicalpolish，cmp)，在化学机械研磨中使得蚀刻材料和研磨(abrading)材料的组合接触于接触插塞104的材料，且使用研磨垫(未单独绘示)以磨除接触插塞104的材料，直至移除所有在层间介电层105上的接触插塞104的材料。
在层间介电层105上形成第一介电层107。第一介电层107可由一或多种合适的介电材料形成，例如掺碳氧化物等低介电常数的介电材料；例如多孔的掺碳二氧化硅、氧化硅、氮化硅等极低介电常数(extremelylow-k)的介电材料；例如聚亚酰胺(polyimide)等高分子；前述的组合或其他相似者。第一介电层107的形成可通过例如旋转涂布(spin-on)或化学气相沉积(cvd)的工艺，也可利用任何其他合适的工艺，且第一介电层107可具有在约
图1a-图1b另外显示了第一介电层107内第一金属层109的形成。在一实施例中，第一金属层109的形成可使用例如镶嵌工艺(damasceneprocess)，于第一介电层107内先形成开口。在一实施例中，此开口的形成是通过先在第一介电层107上放置和图案化光致抗蚀剂材料，再利用例如为反应离子蚀刻(reactiveionetch)的干蚀刻工艺，自图案化的光致抗蚀剂将图案转移至下方的第一介电层107。
转移所需的图案之后，为了在第一介电层107内形成第一金属层109，可将导电材料填入开口。在一实施例中，导电材料的形成可先沉积阻挡层(未单独绘示于图1a-图1b中)。阻挡层可为阻障材料，例如氮化钛或氮化钽，且可使用例如为化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他相似的沉积工艺来沉积。然而，任何合适的沉积材料或方法皆可用于阻挡层的形成。
形成阻挡层之后，可沉积导电材料以填入及/或填满至超出第一介电层107内的开口。在一实施例中，导电材料可例如为铜、铝或钨，且例如使用晶种层(未绘示)和镀覆工艺(例如电化学镀覆)以形成，而其他的工艺或形成方式，例如溅镀、蒸镀(evaporation)、或等离子体增强化学气相沉积(pecvd)工艺也可视所需的材料做使用。在填入导电材料于作为第一金属层109的开口之后，可移除任何超出作为第一金属层109的开口的导电材料，且可使用例如化学机械研磨(cmp)将第一金属层109和第一介电层107平坦化。此外，由于移除了所有超出开口的导电材料，第一金属层109将具有与第一介电层107相同的厚度，例如具有第一厚度t1。
往回参见图1b，利用第一金属层109以互连不同的有源元件103(通过接触插塞104)和针对半导体装置100功能上的需求做布线连接。此外，第一区102的第一金属层109内每一条个别的导电线皆具有第二纵轴(在图1b中以标记110的虚线表示)，此第二纵轴平行于第一区102的第一金属层109内其他的导电线。再者，第二纵轴110在沿着垂直于第一方向111的第二方向(在图1b中以标记113的箭头表示)上延伸。如此，第一金属层109垂直于有源元件103的栅极电极106对齐排列。
图2a-图2b各自显示在第二介电层203内形成第二金属层201(m2)之后的半导体装置100的剖面图和俯视图，其中图2b显示沿图2a的b-b’线的俯视图。在一实施例中，可在第二金属层201形成前先形成第二介电层203，且第二介电层203的形成方式可如同前述关于第一介电层107的形成方式。举例而言，第二介电层203可为使用旋转涂布工艺形成的低介电常数的介电材料。然而，在此工艺中，第二介电层203可具有在约
形成第二介电层203之后，可在第二介电层203内形成第二金属层201。在一实施例中，第二金属层201的形成可例如为在第二介电层203内先形成第二金属层201的开口，此开口可使用例如双镶嵌(dualdamascene)工艺，其利用两个光刻掩模和两个蚀刻工艺以形成下导孔部和上沟槽部。在一实施例中，为了形成第二金属层201的下导孔部的形状(在图2a中通过虚线205与第二金属层201的上部分开)，可先使用第一掩模和第一蚀刻工艺，以形成第二金属层201的开口。
在一实施例中，第一掩模可例如为通过旋转涂布工艺设置的光致抗蚀剂。一旦设置完成，可将光致抗蚀剂以图案化光源进行曝光和显影，以形成第二金属层201的下导孔部所需图案的图案化光致抗蚀剂。然而，第一掩模也可为硬掩模，例如氮化硅。任何合适的掩模材料和图案化此掩模材料的工艺皆可使用。
设置和图案化第一掩模后，转移第一掩模的图案至第二介电层203。在一实施例中，可利用具方向性的蚀刻工艺，例如反应离子蚀刻，以在蚀刻过程中使用第一掩模作为掩模的同时，移除第二介电层203的材料。如此仅移除暴露出来和未受保护的材料，藉此将第一掩模的图案转移至第二介电层203。
将第一掩模的图案转移至第二介电层203之后，可移除第一掩模。在一实施例中，第一掩模为光致抗蚀剂，第一掩模的移除可使用例如灰化(ashing)工艺，通过增加第一掩模的温度直至产生热裂解(thermaldecomposition)，以移除光致抗蚀剂。然而，任何其他合适的移除工艺也可使用，例如湿式蚀刻工艺。
一旦形成第二金属层201的下导孔部的开口形状，可同时延伸下导孔部的开口，以形成第二介电层203内的上沟槽部。在一实施例中，通过第一掩模和蚀刻形成第二金属层201的下部的形状后，使用第二掩模和第二蚀刻工艺以延伸第二金属层201的开口至第一金属层109，以及形成第二金属层201的上沟槽部，其中第二金属层201将用于布线传递电子信号、电力和接地连接。
第二掩模可相似于前述的第一掩模。举例而言，第二掩模可以是光致抗蚀剂，其通过将一层光致抗蚀剂组成物(未个别绘示)曝光和显影而图案化成为第二金属层201的上沟槽部所需的图案。然而，第二掩模也可为硬掩模，例如氮化硅。任何合适的掩模材料及图案化掩模材料的工艺皆可使用。
设置和图案化第二掩模之后，可将第二掩模的图案转移至第二介电层203。在一实施例中，可利用具方向性的蚀刻工艺，例如反应离子蚀刻，以在蚀刻过程中使用第二掩模作为掩模的同时，移除第二介电层203的材料。如此仅移除暴露出来的和未受保护的材料，藉此将第二掩模的图案转移至第二介电层203。此工艺形成了第二金属层201的扩大的上沟槽部，以及延伸第二金属层201的下部的形状穿过第二介电层203，以暴露第一金属层109。
前述一旦完成之后，可移除第二掩模，并填充开口以形成第二金属层201。在一实施例中，第二掩模为光致抗蚀剂，第二掩模的移除可使用例如灰化工艺，通过增加第二掩模的材料的温度直至第二掩模的材料热裂解即可移除。然而，任何合适的移除工艺也可使用，例如蚀刻或使用合适的溶剂。
移除第二掩模之后，使用第一晶种层(未绘示)和镀覆工艺，例如电化学镀覆，或视所需的材料使用其他的工艺，例如溅镀、蒸镀、或等离子体增强化学气相沉积(pecvd)工艺，在下导孔部和上沟槽部内形成第二金属层201。第二金属层201可包括铜或使用其他材料，例如铝或钨。填入导电材料于第二金属层201的开口之后，可移除任何超出第二金属层201的开口的导电材料，并且可使用例如化学机械研磨平坦化第二金属层201和第二介电层203。
在一实施例中，第二金属层201的下导孔部可形成为具有在约
图2b显示图2a的结构的俯视图，图中显示在第一区102内的第二金属层201中，第二金属层201的个别的线(例如上沟槽部)将具有彼此平行的第三纵轴(在图2b中以标记207的虚线表示)。再者，这些第三纵轴207在第一方向111上对齐。如此，第二金属层201的个别的线如同有源元件103的栅极电极106一样在相同的方向上对齐。
图3a-图3b显示在第二金属层201上形成第三金属层301(m3)和第三介电层303，而图3b显示图3a中沿b-b’线的俯视图。在一实施例中，可使用与前述有关第二介电层203相似的方法和材料形成第三介电层303。举例而言，第三介电层303可为使用旋转涂布工艺形成的低介电常数的介电材料。然而，任何合适的工艺皆可用以形成第三介电层303。第三介电层303可形成为具有在约
形成第三介电层303之后，在第三介电层303内形成第三金属层301。在一实施例中，可使用与前述有关第二金属层201相似的方法和相似的材料形成第三金属层301。举例而言，可使用双镶嵌工艺，两步骤的工艺在第三介电层303内先形成第一开口，然后延伸第一开口穿过第三介电层303，以形成下导孔部，同时不穿过第三介电层303且在第三介电层303内形成上沟槽部的第二开口。形成开口之后，可沉积例如为铜的导电材料填入及/或填满超出开口，且可使用平坦化工艺移除任何超出开口的导电材料。然而，任何合适的工艺方法皆可利用以形成第三金属层301。
在一实施例中，第三金属层301的上沟槽部具有小于第四厚度t4(第二金属层201的厚度)的第六厚度t6，第六厚度t6在约
通过形成具有小于第四厚度t4的第六厚度t6的第三金属层301的上沟槽部，可降低在熔丝编程期间的整体电阻。特别而言，在一实施例中，第二金属层201较第三金属层301厚，第二金属层201的低电阻导致通过连接第二金属层201与第三金属层301内的熔丝(例如第一熔丝307、第二熔丝309和第三熔丝311)而供给的熔丝连接电流(fuseconnectioncurrent)增加。
图3b显示图3a的结构的俯视图，图中显示在第一区102内的第三金属层301中，个别的线具有彼此平行的第四纵轴(在图3b中以标记305的虚线表示)。此外，这些第四纵轴305在第二方向113上对齐。如此，第三金属层301与第一金属层109对齐，并且也垂直于有源元件103的栅极电极106，以及垂直于第二金属层201对齐。通过将第四纵轴305形成为垂直于栅极电极106，使得此结构容易被光刻。
图3b额外显示了在第三金属层301内形成熔丝(例如第一熔丝307、第二熔丝309和第三熔丝311)。在一实施例中，通过在形成第三金属层301的开口的期间，使用例如掩模和蚀刻工艺以调整第三金属层301的个别的线的部分的宽度，在第三金属层301内形成第一熔丝307、第二熔丝309和第三熔丝311。举例而言，在一特殊的实施例中，第一区102内的第三金属层301的个别的线具有第二宽度w2，第二宽度w2在约
此外，虽然图3b中仅显示三条熔丝，这些仅作为代表并未限定于本公开的实施例。另外，任何合适的熔丝数量(多于、等于或少于图示的数量)皆可使用，且所有的数量都可被包含至本公开的实施例的范围。
通过在第三金属层301内形成熔丝(例如第一熔丝307、第二熔丝309和第三熔丝311)而没有额外的布线，以及通过不在第一金属层109内、不在第二金属层201内(其具有布线)或在上方的金属层内(描述于下方)形成熔丝，可缩小内含熔丝的第一区102的尺寸，且可移除在第二金属层201内可能需要的布线(除了熔丝之外)。举例而言，可缩小第一区102的尺寸(在俯视图中)至具有约20000μm2至约120000μm2之间的面积，例如约60000μm2。通过缩小内含熔丝的第一区102的尺寸，半导体装置100的整体尺寸也可缩小。
图4a-图4b显示在第四介电层403内第四金属层401(m4)的形成。在一实施例中，可使用与前述有关第二介电层203相似的方法和材料形成第四介电层403。举例而言，第四介电层403可为使用旋转涂布工艺形成的具有第八厚度t8的低介电常数的介电材料，第八厚度t8在约
形成第四介电层403之后，可在第四介电层403内形成第四金属层401。在一实施例中，可使用与前述有关第二金属层201相似的方法和相似的材料形成第四金属层401。举例而言，可使用双镶嵌工艺的两步骤的工艺在第四介电层403内先形成下导孔部的第一开口，然后延伸第一开口穿过第四介电层403，同时不穿过第四介电层403且在第四介电层403内形成第四金属层401的上沟槽部的第二开口。形成开口之后，可沉积例如为铜的导电材料填入及/或填满超出开口，且可使用平坦化工艺移除任何超出开口的导电材料。然而，可利用任何合适的工艺方法以形成第四金属层401。
在一实施例中，第四金属层401的上沟槽部可形成具有第九厚度t9，第九厚度t9在约
图4b显示图4a的结构沿b-b’线的俯视图(为方便说明，将有源元件103另外由虚线绘示)，图中显示在第四金属层401内，第四金属层401的个别的线(例如第四金属层401的上沟槽部)具有彼此对齐的第五纵轴(在图4b中以标记405的虚线表示)。再者，这些第五纵轴405也在第一方向111上对齐。如此，第四金属层401与第二金属层201和有源元件103的栅极电极106平行对齐。此外，第四金属层401垂直于第三金属层301和第一金属层109。
图5a-图5b显示在第五介电层503内第五金属层501(m5)的形成，其中图5b显示图5a中沿b-b’线的俯视图。在一实施例中，可使用与前述有关第二介电层203相似的方法和材料形成第五介电层503。举例而言，第五介电层503可为使用旋转涂布工艺形成的具有第十一厚度t11的低介电常数的介电材料，第十一厚度t11在约
形成第五介电层503之后，可在第五介电层503内形成第五金属层501。在一实施例中，可使用与前述有关第二金属层201相似的方法和相似的材料形成第五金属层501。举例而言，可使用双镶嵌工艺的两步骤的工艺在第五介电层503内先形成第五金属层501的下导孔部的第一开口，然后延伸第一开口穿过第五介电层503，同时不穿过第五介电层503且在第五介电层503内形成第五金属层501的上沟槽部的第二开口。形成开口之后，可沉积例如为铜的导电材料填入及/或填满超出开口，且可使用平坦化工艺移除任何超出开口的导电材料。然而，可利用任何合适的工艺方法以形成第五金属层501。
图5b显示图5a的结构沿b-b’线的俯视图(为了方便说明将有源元件103另外由虚线绘示)，图中显示在第一区102的第五金属层501内，第五金属层501的个别的线(例如第五金属层501的上沟槽部)具有彼此对齐的第六纵轴(在图5b中以标记505的虚线表示)。再者，这些第六纵轴505也在第二方向113上对齐。如此，第五金属层501与第二金属层201和有源元件103的栅极电极106垂直对齐。此外，第五金属层501平行于第三金属层301和第一金属层109。
形成第五金属层501之后，可通过接触垫、钝化层和可连接半导体装置100至外部装置的外部连接器(前述皆未分开绘示于附图)的形成，以及将半导体装置100自其形成于上的晶片分离，而完成半导体装置100。此外，可使用任何合适的额外结构、封装或其他外部装置并连接至半导体装置100，以使半导体装置100符合最终的消费者使用需求。
此外，当半导体装置100可被使用时，可将此半导体装置100编程为烧断某些熔丝(例如第一熔丝307、第二熔丝309和第三熔丝311)，以将半导体装置100进行编程。在一实施例中，可使用例如为电子熔丝(efuse)工艺，或任何合适的工艺，以依序烧断第一熔丝307、第二熔丝309和第三熔丝311。举例而言，在一实施例中，利用电子熔丝工艺对第三金属层301(例如经过第二金属层201)施加约1.6v至约2.0v的电压，例如约1.8v，并持续约2μs至约10μs的时间，例如约6μs。当此电压施加至符合前述尺寸的第三金属层301时，此电压将依序烧断第一熔丝307(具有最小的宽度)，然后烧断第二熔丝(具有中间宽度)和最后烧断第三熔丝311。如此，通过控制电压和编程电流施加至熔丝的时间，可依序烧断熔丝的控制编程工艺可被用于烧断一条熔丝(例如第一熔丝307)、两条熔丝(例如第一熔丝307和第二熔丝309)或全部的三条熔丝(例如第一熔丝307、第二熔丝309和第三熔丝311)。如此，可如预期的对半导体装置100进行编程。
然而，以在此所述的方法制造金属层和熔丝，可以增加用以编程第三金属层301内的熔丝的整体编程电流，这是因为对第三金属层301供给编程电流的第二金属层201的厚度增加，使得电阻减少的缘故。如此，施加至第三金属层301的编程电流可在约20μa至约100μa之间，例如约60μa。然而，任何合适的编程电流皆可使用。
根据一实施例，提供半导体装置的制造方法。此半导体装置的制造方法包含在半导体基底的第一区上形成多个栅极电极，这些栅极电极在第一方向上延伸，在第一区的这些栅极电极上形成第一金属层，其中第一区的第一金属层内每一条个别的线在与第一方向垂直的第二方向上延伸，其中第一金属层无熔丝。此半导体装置的制造方法包含在第一区的第一金属层上形成第二金属层，其中第一区的第二金属层内每一条个别的线在第一方向上延伸，其中第二金属层无熔丝。此半导体装置的制造方法还包含在第一区的第二金属层上形成第三金属层，其中第一区的第三金属层内每一条个别的线在第二方向上延伸，其中第三金属层包括多条熔丝。
根据另一实施例，提供半导体装置的制造方法。此半导体装置的制造方法包含在半导体基底上形成一系列的有源元件，在此系列的有源元件上沉积第一金属层，在俯视图中，第一金属层排列为垂直于此系列的有源元件。此半导体装置的制造方法包含在第一金属层上沉积第二金属层，在俯视图中，第二金属层排列为垂直于第一金属层。此半导体装置的制造方法还包含在第二金属层上沉积一系列的熔丝在第三金属层内，在俯视图中，第三金属层排列为垂直于第二金属层。
根据又一实施例，提供半导体装置。此半导体装置包含多个有源元件在半导体基底的第一区内，这些有源元件在第一方向上延伸。此半导体装置还包含第一金属层在这些有源元件上，第一金属层包含多条第一金属线在第一区内且在垂直于第一方向的第二方向上排列。此半导体装置包含第二金属层在第一金属层上，第二金属层包含多条第二金属线在第一区内且在第一方向上排列。此半导体装置还包含第三金属层在第二金属层上，第三金属层包含多条第三金属线和多条熔丝，其中这些第三金属线在第二方向上排列。
以上概述数个实施例的特征，以便本领域技术人员可以更理解本公开的观点。本领域技术人员应该理解他们能以本公开为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。本领域技术人员也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。