本发明的实施例涉及集成芯片及其形成方法。
背景技术：
在过去的四十年中，半导体制造工业已经由更高的性能(例如，增加的处理速度、存储器容量等)、缩小形状因子、延长电池寿命以及降低成本的持续需求驱动。为了响应这种需求，该工业已经持续减小了半导体器件组件的尺寸，从而使得现代化的集成芯片可以包括布置在单个半导体管芯上的数百万或数十亿的半导体器件。
技术实现要素：
本发明的实施例提供了一种集成芯片，包括：第一金属互连层，包括在第一方向上延伸的下金属布线；第二金属互连层，包括通过第一通孔层耦合至所述下金属布线并且在所述下金属布线上方在垂直于所述第一方向的第二方向上延伸的多个连接销；以及第三金属互连层，包括在所述下金属布线和所述多个连接销上方在所述第一方向上延伸的上金属布线，其中，所述上金属布线通过布置在所述第一通孔层上方的第二通孔层的方式耦合至所述多个连接销。
本发明的另一实施例提供了一种集成芯片，包括：多个栅极结构，在布置在半导体衬底内的有源区上方延伸；第一金属互连层，包括在所述多个栅极结构上方延伸的下电源轨；第二金属互连层，位于所述第一金属互连层上面并且包括跨越所述下电源轨的第一边缘的第一组连接销以及跨越所述下电源轨的第二边缘的第二组连接销，所述第二边缘与所述第一边缘相对，其中，所述第一组连接销和所述第二组连接销电耦合至所述下电源轨；以及第三金属互连层，包括位于所述下电源轨上面并且电耦合至所述第一组连接销和所述第二组连接销的上电源轨。
本发明的又一实施例提供了一种形成集成芯片的方法，包括：形成包括在第一方向上延伸的下电源轨的第一金属互连层；形成第二金属互连层，所述第二金属互连层包括电耦合至所述下电源轨并且在第二方向上延伸的多个金属布线；根据第一切割掩模切割第一组的多个金属布线以形成跨越所述下电源轨的第一边缘的第一组连接销；根据第二切割掩模切割第二组的多个金属布线以形成跨越所述下电源轨的第二边缘的第二组连接销；以及形成具有电耦合至所述第一组连接销和所述第二组连接销的上电源轨的第三金属互连层，其中，上电源轨平行于所述下电源轨并且位于所述下电源轨上面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有布置在上面和下面的金属布线之间的多个连接销的集成芯片的一些实施例的顶视图。
图2示出了包括具有多个连接销的双电源轨结构的集成芯片的一些实施例的顶视图。
图3a至图3f示出了包括具有多个连接销的双电源轨结构的集成芯片的一些附加实施例。
图4示出了包括具有多个连接销的双电源轨结构的集成芯片的一些附加实施例。
图5至图6示出了具有多个电源轨结构(具有连接销)的集成芯片的一些实施例的顶视图。
图7至图11示出了形成包括具有多个连接销的双电源轨结构的集成芯片的方法的一些实施例。
图12示出了形成包括具有多个连接销的双电源轨结构的集成芯片的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成芯片包括电源轨，该电源轨是布置在后段制程(beol)内并且配置为向位于集成芯片上的多个晶体管器件提供电压电位的金属互连布线。例如，集成芯片通常包括保持在源电压电位(vss)处的第一电源轨以及保持在接地电压电位(vdd)处的第二电源轨。一般地，电源轨可以在第一金属互连布线(例如，“m1”层)上运行。然而，随着集成芯片尺寸的减小，这种电源轨的尺寸也减小。已经注意到，新兴技术节点(例如，14nm、10nm、7nm、5nm等)中的这种电源轨的小尺寸可能导致电源轨内的高电流密度。高电流密度可能导致诸如更大的电迁移和/或ir问题的可靠性问题(由于更小的金属互连布线的更高的电阻)。
本发明涉及集成芯片(具有配置为减小电流密度的双电源轨结构)。在一些实施例中，集成芯片包括第一金属互连层(包括在第一方向上延伸的下金属布线)。第二金属互连层包括通过第一通孔层的方式耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层包括上金属布线(延伸在下金属布线和多个连接销上方)。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至多个连接销。通过将多个连接销连接至下金属布线和上金属布线，减小了连接至连接销的电流密度，从而减小了电迁移和/或ir问题。
图1示出了具有布置在上面和下面的金属布线之间的多个连接销的集成芯片100的一些实施例的顶视图。
集成芯片100包括位于半导体衬底102上方在第一方向112上延伸的第一金属互连层104。第一金属互连层104包括第一下金属布线104a和第二下金属布线104b(平行于第一下金属布线104a布置)。第二金属互连层(包括106和108)位于第一金属互连层104上面。第三金属互连层110位于第二金属互连层上面并且包括第一上金属布线110a(位于第一下金属布线104a上面)，以及第二上金属布线110b(位于第二下金属布线104b上面)。
第二金属互连层包括在第二方向114(垂直与第一方向112)上延伸的多个连接销(106和108)。多个连接销(106和108)垂直布置在第一金属互连层104和第三金属互连层110之间。多个连接销(106和108)通过第一组导线通孔(布置在多个连接销(106和108)下方)(以下示出了导电通孔116)的方式电耦合至第一金属互连层104并且通过第二组导电通孔116(布置在多个连接销(106和108)之上)的方式电耦合至第三互连层110。例如，多个连接销(106和108)通过第一通孔层上的导电通孔的方式连接至第一金属互连层104并且通过第二通孔层上的导电通孔的方式连接至第三金属互连层110。多个连接销(106和108)从第一金属互连层104和第三金属互连层110之间延伸至从第一金属互连层104和第三金属互连层110横向偏移的位置。多个连接销(106和108)配置为向电路元件(例如，金属布线、有源区等)和第一金属互连层104以及第三金属互连层110之间提供电连接。
在一些实施例中，多个连接销包括第一组连接销106a至106d和第二组连接销108a至108d。在一些实施例中，第一组连接销106a至106d和第二组连接销108a至108d交替地跨越第一下金属布线104a的相对边缘和/或第二下金属布线104b的相对边缘以向金属布线的相对侧提供连接。例如，第一组连接销106a至106d从第一下金属布线104a上面的第一端延伸至从第一下金属布线104a的第一边缘103偏移的第二端。在一些实施例中，第一组连接销106a至106d的第一边缘是对准的并且第一组连接销106a至106d的第二边缘是对准的(沿着线107)。第二组连接销108a至108d从第一下金属布线104a上面的第一端延伸至从第一下金属布线104a的第二边缘105偏移的第二端。在一些实施例中，第二组连接销108a至108d的第一边缘是对准的并且第二组连接销108a至108d的第二边缘是对准的(沿着线109)。
在一些实施例中，多个连接销的一个或多个可以具有不同的长度。在一些实施例中，连接销的不同长度可以引起一个或多个连接销跨越第一金属互连层104的多于一个边缘和/或第一金属互连层104的多于一个金属布线。例如，一个或多个连接销(108c和108d)可以具有引起连接销(108c和108d)跨越第一下金属布线104a的相对边缘和/或第二下金属布线104b的相对边缘的长度。
将第一组连接销106a至106d和第二组连接销108a至108d连接至第一金属互连层104和第三金属互连层110形成了双级电源结构，该结构允许由第一金属互连层104和第三金属互连层110承载电源。这减小了连接至连接销(106和108)的电流密度，从而减小了电迁移和ir问题(由于电源轨的较低电阻)。
图2示出了具有双电源轨结构(具有多个连接销)的集成芯片200的一些实施例的顶视图。
集成芯片200包括一个或多个阱区域202(分别包括一个或多个有源区)。在一些实施例中，其中，集成芯片包括finfet(场效应晶体管)器件，有源区可以包括从半导体衬底102向外突出并且由隔离结构(例如，浅沟槽隔离(sti)区域)横向间隔开的半导体材料的一个或多个鳍。在一些实施例中，集成芯片200可以包括多个阱区域(202a和202b)，该多个阱区域掺杂为具有调制有源区的电性质的不同的掺杂类型(例如，n-型掺杂和p-型掺杂)。例如，阱区域(202a和202b)可以包括相反的掺杂类型(例如，布置在p-型衬底内的n-阱202a可以包括pmos有源区并且布置在n-型衬底内的p-阱202b可以包括nmos有源区)。源极/漏极区域可以布置在阱区域(202a和202b)的有源区中的半导体衬底内。源极/漏极区域与阱区域(202a和202b)具有相反的掺杂类型。
阱区域(202a和202b)包括在第一方向112上延伸的有源区(具有源极/漏极区域)。多个栅极结构204在阱区域(202a和202b)上方沿着垂直于第一方向112的第二方向114延伸。多个栅极结构204布置为具有栅极间距210(例如，接触多晶硅间距)。
在一些实施例中，双电源轨(201a和201b)可以布置在阱区域(202a和202b)上方或邻近于阱区域(202a和202b)和/或阱区域中的有源区。在其它实施例中，双电源轨(201a和201b)可以布置在从阱区域(202a和202b)和/或阱区域中的有源区偏移的位置处。双电源轨结构(201a和201b)分别包括第一下电源轨206a和第二下电源轨206b(在多个栅极结构204上方平行布置)。双电源轨(201a和201b)也分别包括第一上电源轨208a和第二上电源轨208b(在第一下电源轨206a和第二下电源轨206b上方平行布置)。在一些实施例中，第一下电源轨206a和第二下电源轨206b位于第一金属互连层(例如，第一金属布线层(m1))内，而第一上电源轨208a和第二上电源轨208b位于上面的第三金属互连层(例如，第三金属布线层(m3))内。
双电源轨(201a和201b)分别布置为将电压电位从集成芯片销分配至集成芯片200中的多个器件。在一些实施例中，双电源轨(201a和201b)位于不同的电网上。例如，在一些实施例中，第一下电源轨206a和第一上电源轨208a可以保持在电源电压(例如，vdd)处，而第二下电源轨206b和第二上电源轨208b可以保持在接地电压(例如，vss)处。
第二金属互连层(例如，第二金属布线层(m2))垂直布置在第一金属互连层和第三金属互连层之间。第二金属互连层包括多个连接销(106和108)。多个连接销(106和108)包括第一组连接销106a至106d和第二组连接销108a至108d。第一组连接销106a至106d跨越下电源轨206a至206b的第一边缘，而第二组连接销108a至108d跨越下电源轨206a至206b的相对的第二边缘。
多个连接销(106和108)连接至双电源轨结构(201a和201b)。例如，连接销106a至106b和108a至108b通过导电通孔的方式(例如，导电通孔116)电连接至第一下电源轨206a和第一上电源轨208a。类似地，连接销106c至106d和108c至108d通过导电通孔的方式(例如，导电通孔116)电连接至第二下电源轨206b和第二上电源轨208b。第一组连接销106a至106d包括连接销106a和106b(配置为提供双电源轨结构201a和第一阱区域202a(布置在双电源轨结构201a的第一侧上的第一有源区)内的半导体器件之间的电连接)。第二组连接销108a至108d包括连接销108c和108d(配置为提供双电源轨结构201b和第二阱区域202b(布置在双电源轨结构201b的第二侧上的第二有源区)内的半导体器件之间的电连接)。
在一些实施例中，多个连接销(106和108)可以布置为具有间隔，该间隔配置为提供接入路由布线(将有源区内的器件连接至上面的金属层(即，以防止自动配置和路由期间的销接入问题))。例如，跨越下电源轨(例如，第一下电源轨206a或第二下电源轨206b)的第一边缘的连接销106a至106b布置为具有第一间距212。跨越第一下电源轨206a的第一边缘的连接销106a至106b相对于跨越第二下电源轨206b(即，跨越不同电网上的电源轨的连接销)的第一边缘(面向远离第一下电源轨206a的第一边缘)的连接销106c至106d布置为具有第二间距214，第二间距214小于第一间距212。跨越第一下电源轨206a的第一边缘的连接销106a至106b相对于跨越第一下电源轨206a的第二边缘的连接销108a至108b布置为具有第三间距216，第三间距216小于第一间距212并且大于第二间距214。
在一些实施例中，第一间距212等于栅极间距210乘以第一偶数(即，第一间距212＝栅极间距210x2n1，其中，n1≥1)，第二间距214等于多个栅极结构的间距乘以第二偶数(小于第一偶数)(即，第二间距214＝栅极间距210x2n2，其中，n2≥1)，并且第三间距216等于多个栅极结构的间距乘以奇数(即，第三间距216＝栅极间距210x(2n3+1)，其中，n3≥0)。例如，第一间距212可以等于十八倍的栅极间距210(例如，接触多晶硅间距)，第二间距214等于三倍的栅极间距，并且第三间距216等于两倍的栅极间距。
图3a至图3f示出了具有双电源轨结构(具有多个连接销)的集成芯片的一些附加实施例。
图3a示出了具有双电源轨结构的集成芯片300的一些附加实施例的顶视图。
集成芯片300包括具有有源区(包括在第一方向112上延伸的多个源极/漏极区域)的阱区域202a至202b。多个中制程(mol)结构302布置在阱区域202a至202b上方。多个mol结构302在多个栅极结构204的邻近的栅极结构204之间的位置处沿着第二方向114延伸。在各个实施例中，mol结构302可以包括导电金属(例如，钨、铜、钴等)。
第一金属互连层布置在多个栅极结构204上方。第一金属互连层包括第一下电源轨206a、第二下电源轨206b和布置在第一下电源轨206a和第二下电源轨206b(在第二方向114上)之间的一个或多个金属布线轨道304。第二金属互连层布置在第一金属互连层上方并且包括多个连接销(106和108)。第三金属互连层布置在第二金属互连层上方并且包括位于第一下电源轨206a上面的第一上电源轨208a和位于第二下电源轨206b上面的第二上电源轨208b。在一些实施例中，第三金属互连层也可以包括平行于上电源轨延伸的并且布置在阱区域202a至202b上方的多个金属布线轨道。
多个连接销(106和108)从mol结构302上方延伸至下电源轨206a至206b和上电源轨208a至208b之间。在一些实施例中，第一下电源轨206a具有第一宽度wa，并且第一上电源轨208a具有小于第一宽度wa的第二宽度wb。在一些实施例中，一个或多个金属布线轨道304的宽度可以小于第一下电源轨206a和第二下电源轨206b的宽度。
图3b示出了沿着图3a中示出的第一截面线所示的集成芯片300的一些附加实施例的截面图310。
如截面图310所示，mol结构302布置在第一阱区域202a上。在一些实施例中，mol结构302可以限制在第一阱区域202a(即，从第一下电源轨206a横向偏移)之上。
第一层间介电(ild)层312a布置在半导体衬底102上方横向围绕mol结构302的位置处。导电接触件316设置在第二ild层312b(位于第一ild层312a上面)内。导电接触件316将mol结构302连接至第一金属布线轨道304(布置在第二ild层312b上面的第三ild层312c内)。第一金属布线轨道304通过第一导电通孔306a(布置在第三ild层312c上面的第四ild层312d内)的方式进一步连接至连接销106a。连接销106a将第一金属布线轨道304连接至第一下电源轨206a(通过第一导电通孔306b的方式)并且连接至第一上电源轨208a(布置在第四ild层312d上面的第五ild层312e内)(通过第二导电通孔308的方式)。
在一些实施例中，邻近的ild层312a至312e可以由蚀刻停止层314a至314d分隔开。例如，第一ild层312a可以通过第一蚀刻停止层314a与第二ild层312b垂直分隔开，并且第二ild层312b可以通过第二蚀刻停止层314b与第三ild层312c垂直分隔开等。例如，在各个实施例中，蚀刻停止层314a至314d可以包括氮化物(诸如氮化硅)。
图3c示出了沿着图3a中示出的第二截面线所示的集成芯片300的一些附加实施例的截面图318。
如截面图318所示，mol结构302从第一阱区域202a上方延伸至第一下电源轨206a下方的位置。mol结构302通过导电接触件316(从第一阱区域202a横向偏移)连接至第一下电源轨206a。在一些实施例中，第二金属互连层可以包括结构109(延伸在第一阱区域202a上方而没有连接至第一阱区域202a上面的导电接触件)。在这种实施例中，结构109满足了最小面积设计需求。
图3d示出了沿着图3a中示出的第三截面线所示的集成芯片300的一些附加实施例的截面图320。
如截面图320所示，mol结构302从第二阱区域202b上方延伸至第二下电源轨206b下方的位置。mol结构302通过第一导电路径322a和第二导电路径322b(延伸穿过第二金属层108c)连接至第二上电源轨208b以进一步改进ir/em(电迁移)。
图3e示出了沿着图3a中示出的第四截面线所示的集成芯片300的一些附加实施例的截面图324。
如截面图324所示，第一阱区域202a包括有源区325(包括多个源极/漏极区域326)。多个源极/漏极区域326包括通过沟道区域328彼此横向分隔开的重掺杂区域(例如，具有大于周围的半导体衬底102的掺杂浓度)。在一些实施例中，第一阱区域202a可以包括与半导体衬底102和源极/漏极区域326相反的掺杂类型(例如，在p-型衬底内形成的n-阱可以包括pmos有源区内的p-型源极/漏极区域)。
mol结构302布置在源极/漏极区域326上方，而多个栅极结构204布置在沟道区域328上方。在一些实施例中，多个栅极结构204可以分别包括通过栅极电介质330的方式与半导体衬底102分隔开的栅电极322。在各个实施例中，栅电极322可以包括多晶硅或金属(例如，铝)。在各个实施例中，栅极电介质330可以包括氧化物(例如，二氧化硅)或高k材料。在一些实施例中，多个栅极结构204和mol结构302可以具有约相同的高度h。
图3f示出了沿着图3a中示出的第五截面线所示的集成芯片300的一些附加实施例的截面图334。
如截面图334所示，金属轨道304也可以连接至栅极结构204以用作晶体管器件的用于输入输出信号的输入和输出销。
图4示出了具有双电源轨结构(具有连接销)的集成芯片400的一些附加实施例。
集成芯片400包括第一金属互连层(具有分别布置在邻接单元401之间的下电源轨206a至206b)。例如，第一下电源轨206a布置在第一单元401a和第二单元401b之间并且第二下电源轨206b布置在第二单元401b和第三单元401c之间。单元高度402从第一下电源轨206a的中心延伸至第二下电源轨206b的中心。在一些实施例中，第一金属互连层包括五个金属布线轨道304a至304e(布置在第一下电源轨206a和第二下电源轨206b之间并且延伸在第一方向112上)。
第二金属互连层(布置在第一金属互连层上方)包括用于器件电源的多个连接销(106和108)(例如，vdd或vss之间耦合至一个或多个器件的多个连接销)。在一些实施例中，用于器件电源的多个连接销(106和108)通过布置在连接点410处的通孔连接至阱区域(202a或202b)内的晶体管器件。多个连接销(106和108)配置为将阱区域(202a或202b)内的晶体管器件电耦合至下电源轨206a至206b并且电耦合至上电源轨208a至208b(布置在第二金属互连层上面的第三金属互连层上)。
在一些实施例中，连接销(106和108)可以布置为占据第一金属布线轨道(例如，用于销106a的金属布线轨道304a和用于销108c的金属布线轨道304e)，而留下可易于在销接入点406处放置通孔的一个或多个金属布线轨道，从而能够从阱区域202的有源区内的半导体器件实现器件信号路由(例如，在一个或多个金属布线轨道上或上面的金属互连层上)。在一些实施例中，连接销(106和108)布置在单元401(配置为提供用于多个不同销接入点406(在销接入点406处可以放置通孔以能够实现器件信号路由))内的位置处，以实现信号路由的灵活性。
在一些实施例中，连接至连接销(106和108)的金属布线轨道通过一个或多个金属布线轨道与用于器件信号路由的金属布线轨道分隔开以避免电短路。例如，连接销(106和108)可以布置为占据金属布线轨道304a，金属布线轨道304c至304e可以用于器件信号路由，并且留下未被占据的金属布线轨道304b以避免器件电源和信号路由之间的电短路。
在一些实施例中，第二金属互连层也可以包括金属路由结构408(连接至单元401内的一个或多个销接入点406)。金属路由结构408配置为将信号从有源区内的半导体器件发送至上面的金属互连层。在一些实施例中，用于器件电源的连接销(106和108)可以具有配置为防止半导体处理问题的最小长度(例如，用于器件电源的连接销(106和108)可能不会具有小于切割掩模的切割区域之间的距离的长度)。此外，在一些实施例中，为了确保足够的用于金属路由结构408的单销接入点406，用于器件电源的连接销(106和108)的长度可以具有位于阱区域202上方的最大长度(不大于或等于单元高度402的约50％)。在一些实施例中，在没有阱区域和/或有源区的区412中，用于器件电源的连接销(106和108)的长度可以允许沿着不大于或等于单元高度402的约50％的长度延伸。
图5示出了具有以重复模式布置的连接销的集成芯片500的一些实施例的顶视图。
集成芯片500包括第一金属互连层(具有平行布置的并且在第一方向112上延伸的多个下电源轨206a至206h)。第二金属互连层布置在第一金属互连层上方并且包括第一组连接销106和第二组连接销108。第一组连接销106跨越多个下电源轨206a至206h的第一边缘，而第二组连接销108跨越多个下电源轨206a至206h的第二边缘(与第一边缘相对)。
第一金属互连层和第二金属互连层以重复单元502a至502c(在第一方向112和第二方向114上重复)布置。例如，在第一方向112上，位于第一单元502a内的连接销(106和108)与位于第二单元502b内的横向对准的连接销(106和108)分隔开第一距离504。在第二方向114上，位于第一单元502a内的连接销(106和108)与位于第三单元502c内的垂直对准的连接销(106和108)分隔开第二距离506(等于四倍的单元高度508(即，从第一下电源轨206a的中心至第二下电源轨206b的中心的距离))。重复单元502a至502c包括双电源轨并且提供用于连接信号的均匀的路由布线510。
图6示出了具有以重复模式布置的连接销的集成芯片600的一些可选实施例的顶视图。
集成芯片600包括第一金属互连层(具有平行布置的并且在第一方向112上延伸的多个下电源轨206a至206h)。第二金属互连层布置在第一金属互连层上方并且包括第一组连接销106和第二组连接销108。第一组连接销106跨越多个下电源轨206a至206h的第一边缘，而第二组连接销108跨越多个下电源轨206a至206h的第二边缘(与第一边缘相对)。
第一金属互连层和第二金属互连层以重复单元602a至602c(在第一方向112和第二方向114上重复)布置。例如，如与图5相关的以上描述的，单元602a至602c在第一方向112上重复。在第二方向114上，位于第一单元602a内的连接销(106和108)与位于第三单元602c内的垂直对准的连接销(106和108)分隔开的距离等于两倍的单元高度604(即，从第一下电源轨206a的中心至第二下电源轨206b的中心的距离)。重复单元602a至602c包括双电源轨(例如206a和206b)以及路由布线604a至604c。在一些实施例中，路由布线604a至604b在114方向上没有长度限制并且因此给予路由信号更多自由度。
在一些实施例中，应该注意，如由连接销106b和108b所示，集成芯片600中较低密度的单元放置允许连接销106或108具有长度，该长度允许连接销106b或108b连接至多个第一下电源轨206a至206h。这提供了第二金属互连层上的ir/em(电迁移)改进的更大的灵活性。
图7至图11示出了形成具有双电源轨结构(具有多个连接销)的集成芯片的方法的一些实施例。
如图7的顶视图700所示，在半导体衬底102上方形成多个栅极结构204。在各个实施例中，半导体衬底102可以包括任何类型的半导体主体(例如，硅/cmos块、sige、soi等)(诸如半导体晶圆或晶圆上一个或多个管芯)以及任何其它类型的半导体和/或其上形成的外延层和/或其它与此相关的。在一些实施例中，可以通过在半导体衬底102上方形成栅极介电膜，并且随后在栅极介电膜上方形成栅电极膜来形成多个栅极结构204。随后，根据光刻工艺图案化栅极介电膜和栅电极膜以形成多个栅极结构204。
在多个栅极结构204之间形成阱区域202。阱区域202包括具有多个源极/漏极区域的有源区。在一些实施例中，可以通过注入工艺(选择性地将掺杂剂种类注入至半导体衬底)形成多个源极/漏极区域。在各个实施例中，掺杂剂种类可以包括p-型掺杂剂(例如，硼、镓等)或n-型掺杂剂(例如，磷、砷等)。在其它实施例中，可以通过外延生长工艺形成多个源极/漏极区域。
在阱区域202上方多个栅极结构204之间横向交错的位置处形成多个mol结构302。可以通过在半导体衬底102上形成mol层来形成多个mol结构302。之后，根据光刻工艺图案化mol层以在源极/漏极区域上方形成多个mol结构302。
在多个栅极结构204和多个mol结构302上方形成第一金属互连层。mol结构302通过一个或多个导电接触件316的方式连接至第一金属互连层。第一金属互连层包括第一下电源轨206a和第二下电源轨206b(从阱区域202的相对侧偏移)。第一金属互连层还包括一个或多个金属布线轨道304a至304b(布置在阱区域202上方并且平行于第一下电源轨206a和第二下电源轨206b延伸)。在一些实施例中，通过围绕mol结构302沉积第一层间介电(ild)层并且在第一ild层上方沉积第二ild层来形成一个或多个导电接触件316。随后，蚀刻第二ild层以形成接触开口，可以在接触开口内形成导电材料(例如，钨、铜等)。可以通过在第二ild层上方沉积第三ild层来形成第一金属互连层。随后，蚀刻第三ild层以形成多个金属沟槽。可以在多个金属沟槽内形成导电材料(例如，钨、铜等)。
如图8的顶视图800所示，在第一金属互连层上方形成包括多个金属布线802a至802b的第二金属互连层802。第二金属互连层802通过第一或多个导电通孔312(位于第二金属互连层下面)连接至第一金属互连层。在一些实施例中，通过蚀刻位于第三ild层上方的第四ild层以形成一个或多个通孔开口和金属沟槽来形成第一或多个导电通孔312和第二金属互连层802。可以在一个或多个通孔开口和金属沟槽内形成导电材料(例如，钨、铜等)。
在一些实施例中，可以通过双重图案化工艺(例如，sadp、lele等)的方式形成第二金属互连层802。双重图案化工艺产生了交替的多个第二金属互连层802(将通过不同的光掩模形成)。例如，可以通过第一掩模形成第一多个金属布线802a并且可以通过第二掩模形成第二多个金属布线802b。双重图案化工艺产生了将布置为具有第一间距pa(双重图案化工艺的第一掩模的间距)或第二间距pb(双重图案化工艺的第二掩模的间距)的交替的金属布线802a至802b。在一些实施例中，未对准误差可能会导致第一间距pa和第二间距pb略有不同。例如，第一间距pa可以具有间距pa1(等于约1.02～0.98*pa2)并且第二间距pb可以具有pb1(等于约1.02～0.98*pb2)。双重图案化工艺允许将位于第二金属互连层802上的金属布线布置为具有间距，该间距在第二金属互连层802的最小间距的0.95和1.05之间的范围内。
图9至图10b示出了切割第二金属互连层802以形成第一组连接销106和第二组连接销108。虽然图9至图10b示出了“后切割”技术的使用，但是应该注意，可以使用其它切割技术。例如，在一些可选实施例中，可以使用“前切割”技术以形成切割区域上的材料，从而使得第二金属互连层802将被排除形成在切割区域中。
如图9的顶视图900和截面图所示，可以根据一个或多个切割掩模选择性地切割(即，修剪)第二金属互连层802。在一些实施例中，可以根据第一切割掩模的第一多个切割区域902和根据第二切割掩模的第二多个切割区域904选择性地切割第二金属互连层802。可以在第一图案化工艺中使用第一多个切割区域902以选择性地去除第二金属互连层802的部分以形成第一组连接销106。可以在第二图案化工艺中使用第二组切割区域904以选择性地去除第二金属互连层802的部分以形成第二组连接销108。在其它实施例中(未示出)，可以根据单切割掩模选择性地切割第二金属互连层802。
在一些实施例中，可以通过设计规则控制切割区域(902和904)的位置以防止可能增加掩模成本的小间隔。例如，在一些实施例中，切割区域可以具有最小端至端间隔906、最小侧至侧间隔908和/或最小角至角间隔910。最小端至端间隔906是切割掩模的短边之间的间隔，而最小侧至侧间隔908是切割区域的长边之间的间隔。在一些实施例中，最小端至端间隔906、最小侧至侧间隔908和最小角至角间隔910在约1.5倍的栅极间距和约2.5倍的栅极间距210之间的范围内。在其它实施例中，最小角至角间隔910可以大于2.5倍的栅极间距210。这种较大角至角间隔910允许单个切割掩模用于形成切割区域902和904。如图10a的截面图1000所示(沿着截面线a-a’所示)，图案化工艺根据切割掩模1004图案化位于半导体衬底102上面的掩模层1002以在掩模层1002内形成开口1006。开口1006布置在第二多个金属布线802b的一个的部分上方。在一些实施例中，掩模层1002可以包括光刻胶层。在这种实施例中，可以根据切割掩模1004选择性地将掩模层1002曝光于辐照1008，并且随后显影掩模层1002以形成开口1006来图案化掩模层1002。
如图10b的截面图1010所示，根据开口1006使用蚀刻工艺选择性地去除部分第二金属布线(例如，图10a的802b)以形成连接销106。蚀刻工艺将位于开口1006下面的第二金属布线(例如，图10a的802b)暴露于蚀刻剂1012，选择性地切割或修剪第二金属布线。在各个实施例中，蚀刻剂1012可以包括干蚀刻剂(例如，用四氟甲烷(cf4)、六氟化硫(sf6)、三氟化氮(nf3)等的等离子体蚀刻)或湿蚀刻剂(例如，氢氟(hf)酸)。
如图11的顶视图1100和截面图所示，在第二金属互连层上方形成第三金属互连层。第三金属互连层包括第一上电源轨208a和第二上电源轨208b。第一上电源轨208a位于第一下电源轨206a上面并且平行于第一下电源轨206a延伸并且通过第二多个导电通孔308连接至第一组连接销106和第二组连接销108。第二上电源轨208b位于第二下电源轨206b上面并且平行于第二下电源轨206b延伸并且通过第二多个导电通孔308连接至第一组连接销106和第二组连接销108。在一些实施例中，通过蚀刻位于第四ild层上方的第五ild层以形成一个或多个通孔开口和金属沟槽来形成一个或多个导电通孔308和第三金属互连层。可以在通孔开口和金属沟槽内形成导电材料(例如，钨、铜等)。
图12示出了形成具有双电源轨结构(具有多个连接销)的集成芯片的方法1200的一些实施例的流程图。
虽然此处公开的方法1200示出和描述为一系列步骤或事件，但是应该注意，这些步骤或事件的示出顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出和/或描述的这些的其它步骤或事件同时发生。此外，不是所有示出的步骤需要在此处描述的一个或多个方面或实施例中实现。此外，此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
在1202中，在半导体衬底上方形成多个栅极结构。在一些实施例中，可以在阱区域(具有与半导体衬底相反的掺杂类型)上方形成多个栅极结构。图7示出了对应于步骤1202的一些实施例。
在1204中，在半导体衬底内形成有源区。该有源区在横跨多个栅极结构的第一方向上延伸。在一些实施例中，有源区可以包括布置在衬底内的源极/漏极区域。在其它实施例中，有源区可以包括半导体材料的多个鳍(在一些实施例中，可以形成为突出于半导体衬底)。图7示出了对应于步骤1204的一些实施例。
在1206中，在半导体衬底上方形成在多个栅极结构之间交错的位置处的第二方向上延伸的多个mol结构。图7示出了对应于步骤1206的一些实施例。
在1208中，在多个栅极结构上方形成第一金属互连层。第一金属互连层包括第一下电源轨和第二下电源轨(延伸在第一方向上)。在一些实施例中，第一下电源轨和第二下电源轨配置为提供电压(例如，电源电压(vss)或接地电压(vdd))至布置在阱区域和/或有源区内的多个晶体管器件。图7示出了对应于步骤1208的一些实施例。
在1210中，在第一金属互连层上方形成第二金属互连层。第二金属互连层包括在第二方向上延伸并且通过一个或多个导电接触件电耦合第一下电源轨和第二下电源轨的多个金属布线。图8示出了对应于步骤1210的一些实施例。
在1212中，通过第一切割掩模切割第一组的多个金属布线以形成第一组连接销。图9-10b示出了对应于步骤1212的一些实施例。
在1214中，通过第二切割掩模切割第二组的多个金属布线以形成第二组连接销。图9-10b示出了对应于步骤1214的一些实施例。
在1216中，形成第三金属互连层。第三金属互连层具有第一上电源轨和第二上电源轨(位于第一下电源轨和第二下电源轨上面并且平行于第一下电源轨和第二下电源轨)。第一上电源轨和第二上电源轨通过一个或多个导电接触件电耦合至第一组连接销和第二组连接销。图11示出了对应于步骤1216的一些实施例。
因此，本发明涉及具有双电源轨结构(配置为减小电流密度并且改进电迁移和ir规格)的集成芯片以及相关的形成方法。
在一些实施例中，本发明涉及集成芯片。该集成芯片包括第一金属互连层(具有在第一方向上延伸的下金属布线)。该集成芯片还包括第二金属互连层(包括通过第一通孔层的方式耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销)。该集成芯片还包括第三金属互连层(包括在下金属布线和多个连接销上方的第一方向上延伸的上金属布线)。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至多个连接销。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，跨越所述下金属布线的所述第一组连接销相对于跨越所述第二下金属布线的所述第二组连接销布置为具有小于所述第二间距的第三间距。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，跨越所述下金属布线的所述第一组连接销相对于跨越所述第二下金属布线的所述第二组连接销布置为具有小于所述第二间距的第三间距，还包括：多个栅极结构，在位于所述第一金属互连层下方的位置处的所述有源区上方在所述第二方向上延伸，其中，所述多个栅极结构布置为具有栅极间距。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，跨越所述下金属布线的所述第一组连接销相对于跨越所述第二下金属布线的所述第二组连接销布置为具有小于所述第二间距的第三间距，还包括：多个栅极结构，在位于所述第一金属互连层下方的位置处的所述有源区上方在所述第二方向上延伸，其中，所述多个栅极结构布置为具有栅极间距，其中，所述第一间距等于所述栅极间距乘以第一偶数，所述第二间距等于所述栅极间距乘以奇数，并且所述第三间距等于所述栅极间距乘以第二偶数。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述下金属布线和所述第二下金属布线位于不同的电网上。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述下金属布线和所述第二下金属布线位于不同的电网上，其中，所述多个连接销与所述多个连接销的最近的一个在所述第二方向上分隔开两倍的单元高度，所述单元高度从所述下金属布线的中心延伸至所述第二下金属布线的中心。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，还包括：有源区，包括多个源极/漏极区域；第二下金属布线，布置在所述第一金属互连层上并且平行于所述下金属布线延伸，其中，所述第二下金属布线与所述下金属布线设置在所述有源区的相对侧上；以及其中，所述第一组连接销跨越所述第二下金属布线的第一边缘，并且所述第二组连接销跨越所述第二下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述下金属布线和所述第二下金属布线位于不同的电网上，其中，所述多个连接销与所述多个连接销的最近的一个在所述第二方向上分隔开四倍的单元高度，所述单元高度从所述下金属布线的中心延伸至所述第二下金属布线的中心。
在上述集成芯片中，其中，所述多个连接销包括：第一组连接销，跨越所述下金属布线的第一边缘并且布置为具有第一间距；以及第二组连接销，跨越所述下金属布线的第二边缘，所述第二边缘与所述第一边缘相对，其中，所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，其中，所述第一间距等于所述栅极间距乘以偶数，并且所述第二间距等于所述栅极间距乘以奇数。
在一些其它实施例中，本发明涉及集成芯片。该集成芯片包括多个栅极结构(延伸在布置在半导体衬底内的有源区上方)，以及第一金属互连层(包括在多个栅极结构上方延伸的下电源轨)。该集成芯片还包括第二金属互连层(位于第一金属互连层上面并且包括跨越下电源轨的第一边缘的第一组连接销和跨越下电源轨的第二边缘(与第一边缘相对)的第二组连接销)。第一组连接销和第二组连接销电耦合至下电源轨。该集成芯片还包括第三金属互连层(包括位于下电源轨上面并且电耦合至第一组连接销和第二组连接销的上电源轨)。
在上述集成芯片中，其中，所述第一组连接销布置为具有第一间距，并且所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距。
在上述集成芯片中，其中，所述第一组连接销布置为具有第一间距，并且所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距，其中，所述第一间距等于所述多个栅极结构的间距乘以偶数，并且所述第二间距等于所述多个栅极结构的间距乘以奇数。
在上述集成芯片中，其中，所述第一组连接销的边缘未与所述第二组连接销的边缘对准。
在上述集成芯片中，其中，所述下电源轨在第一方向上延伸；以及其中，所述第一组连接销和所述第二组连接销在垂直于所述第一方向的第二方向上延伸。
在上述集成芯片中，还包括：第二下电源轨，平行于所述下电源轨延伸并且与所述下电源轨设置在所述有源区的相对侧上，其中，所述下电源轨和所述第二下电源轨位于不同的电网上。
在又其它实施例中，本发明涉及形成集成芯片的方法。该方法包括形成第一金属互连层(包括在第一方向上延伸的下电源轨)，以及形成第二金属互连层(包括电耦合至下电源轨并且在第二方向上延伸的多个金属布线)。该方法还包括根据第一切割掩模切割第一组的多个金属布线以形成跨越下电源轨的第一边缘的第一组连接销，并且根据第二切割掩模切割第二组的多个金属布线以形成跨越下电源轨的第二边缘的第二组连接销。该方法还包括形成第三金属互连层(具有电耦合至第一组连接销和第二组连接销的上电源轨)，其中，上电源轨平行于下电源轨并且位于下电源轨上面。
在上述方法中，其中，所述第一组连接销布置为具有第一间距，并且所述第二组连接销相对于所述第一组连接销布置为具有小于所述第一间距的第二间距。
在上述方法中，还包括：形成多个栅极结构，所述多个栅极结构在布置在衬底内的有源区上方在所述第二方向上延伸。
在上述方法中，其中，所述多个金属布线布置为具有间距，所述间距在所述第二金属互连层的最小间距的0.95和1.05之间的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。