集成电路及形成电阻式随机存取存储器单元的方法与流程

本发明的实施例涉及半导体领域，更具体地涉及集成电路及形成电阻式随机存取存储器单元的方法。

背景技术：

许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性或非易失性的。易失性存储器在掉电时失去其存储的数据，而非易失性存储器在掉电时保持其存储的数据。电阻式随机存取存储器(rram)由于其简单的结构以及cmos逻辑兼容工艺技术而成为下一代非易失性存储器的颇具前景的候选对象。rram单元包括具有可变电阻的电子数据存储层，该电子数据存储层放置在两个电极之间。

技术实现要素：

本发明的实施例提供了一种集成电路，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，所述互连结构包括下部金属层、设置在所述下部金属层上方的中间金属层、以及设置在所述中间金属层上方的上部金属层，其中，所述下部金属层的上表面和所述中间金属层的下表面通过第一距离垂直间隔开；以及电阻式随机存取存储器(rram)单元，布置在所述下部金属层和所述上部金属层之间，所述电阻式随机存取存储器单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极，其中，所述数据存储层垂直跨越比所述第一距离大的第二距离。

本发明的实施例还提供了一种集成电路，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，并且所述互连结构包括下部金属层、通过下部层间介电层与所述下部金属层分离的中间金属层、以及通过上部层间介电层与所述中间金属层分离的上部金属层，其中，下部通孔延伸穿过所述下部层间介电层以将所述下部金属层的第一金属线耦合至所述中间金属层的第二金属线，并且上部通孔延伸穿过所述上部层间介电层以将所述中间金属层的第二金属线耦合至所述上部金属层的第三金属线；以及电阻式随机存取存储器(rram)单元，布置在所述下部金属层和所述上部金属层之间，所述电阻式随机存取存储器单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极，其中，所述数据存储层垂直跨越比所述下部通孔的高度或所述上部通孔的高度大的距离。

本发明的实施例还提供了一种形成电阻式随机存取存储器(rram)单元的方法，包括：在半导体衬底上方形成包括下部金属线的下部金属层；在所述下部金属层上方形成中间层介电(ild)层；在所述中间层间介电层上方形成中间金属层；在所述中间金属层上方形成间隔件层；形成向下延伸穿过所述间隔件层和所述中间层间介电层的沟槽以暴露所述下部金属层的上表面；形成位于所述下部金属层的暴露的上表面上方、沿着所述沟槽的侧壁、以及至少部分地延伸至所述间隔件层上方的共形底部电极层；在所述沟槽中沿着所述底部电极层的上表面形成共形数据存储层；以及在所述沟槽中于所述数据存储层上方形成顶部电极。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最好地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了rram(电阻式随机存取存储器)单元的一些实施例的截面图。

图2示出了rram单元的一些附加实施例的截面图。

图3示出了rram单元的一些附加实施例的截面图。

图4至图11示出了截面图的一些实施例，这些截面图示出了形成rram单元的方法。

图12示出了形成rram单元的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

电阻式随机存取存储器(rram)由于其简单的结构以及cmos逻辑兼容工艺而成为下一代电子数据存储的颇具前景的候选对象。直到现在已经被完全限定在两个垂直相邻的金属互连层之间的rram单元包括通过介电数据存储层与导电顶部电极分离的导电底部电极。在rram单元的操作期间，数据存储层具有表示数据的单位的可变电阻，诸如数据的比特位或数据的多个比特位。数据存储层的电阻被认为基于氧空穴存在于数据存储层的所谓的“丝状体(filaments)”中的程度。例如，为了将第一数据状态写入rram单元(如，为了“置位”逻辑“1”)，将第一偏压(bias)施加在底部和顶部电极上以从数据存储层的丝状体剥离氧离子，从而使数据存储层处于低电阻状态。相反地，为了将第一数据状态写入rram单元(如，为了“复位”逻辑“0”)，将第二偏压(不同的偏压)施加在底部和顶部电极上以将氧离子塞回丝状体，从而使数据存储层处于高电阻状态。此外，通过将第三偏压状态(不同于第一和第二偏压状态)施加在底部和顶部电极上，可以测量数据存储层的电阻以确定rram单元中存储的电阻(即，数据状态)。

为了制造这样的rram单元，在半导体衬底上方形成底部电极，在底部电极上方形成数据存储层，以及在数据存储层上方形成顶部电极。然而，在制造工艺期间，初始并不存在丝状体，在制造的末尾通过使用形成工艺来制作丝状体。在形成工艺期间，将所谓的“形成电压”施加至rram单元以将丝状体“印”入单元中。仅在通过该工艺初始形成丝状体之后，能够在rram单元的正常操作期间使用置位和复位电压，以在高电阻状态和低电阻状态之间变化。

事实上，本发明的价值在于，随着rram单元的几何结构由于相继的技术迭代而缩小，相应地增加了建立导电丝状体所需要的形成电压。这被认为是由于随着单元几何结构在技术节点上的缩小而减小的上部导电电极和下部导电电极之间的数据存储层的面积。例如，对于具有200nm的横向器件区域的rram单元，近似2.2伏(v)的形成电压足够用于丝状体形成。然而，当rram单元的横向器件区域缩小至80nm时，2.2v形成电压不再够用，并且会需要2.95v的形成电压。随着相继技术节点进一步按比例缩小，更高的形成电压将诱发更多的栅极氧化物应力并且成为可靠性问题。

因此，为了降低形成电压电平，本发明的实施例通过增加数据存储层的高度来增加数据存储层的区域。因此，但是rram单元的数据存储层被唯一垂直限定在两个邻近的或相邻的金属互连层之间，根据本发明的rram单元的数据存储层具有比两个邻近的金属互连层之间的间隔大的高度。rram单元的这种垂直延伸提供了具有更大的区域的rram单元，以用于它们的数据存储层而未增加rram单元的横向区域，并且因此能够维持使用相对低的形成电压来初始准备将要使用的rram单元。

图1示出了包括具有增加的高度的rram单元的集成电路100的一些实施例的截面图。如图1所示，集成电路100包括设置在衬底101上方的互连结构105。互连结构105包括彼此垂直堆叠布置的下部金属层138、中间金属层140和上部金属层142。在互连结构105内，中间金属层140邻近下部金属层138和上部金属层142中的每一个。例如，下部金属层138可以是金属3层，中间金属层140可以是金属4层，以及上部金属层142可以是金属5层。下部层间介电(ild)层102使下部金属层138与中间金属层140分离，并且上部ild层118使中间金属层140与上部金属层142分离。下部金属层138的上表面和中间金属层140的下表面通过第一距离d1垂直间隔开。其他邻近的金属层可以通过等于或不等于d1的相应的距离彼此间隔开。

rram单元130在互连结构105内布置在下部金属层138和上部金属层142之间并且包括底部电极106和顶部电极112。具有可变电阻的介电数据存储层108使底部电极106和顶部电极112分离。配置为存储氧并且有助于促使数据存储层108内的电阻改变的盖(capping)层110设置在顶部电极112和数据存储层108之间。为了增加数据存储层108的区域，数据存储层108垂直跨越比第一距离d1大的第二距离d2。因此，数据存储层108具有比两个邻近的金属互连层之间的垂直间隔(如，下部金属层138和中间金属层140之间的间隔)大的高度。数据存储层108的这种垂直延长增加了数据存储层108的整体区域，而没有增加rram单元130的横向区域，从而能够使用相比于其他更低的形成电压、并且缩短了具有与该rram单元300相等的横向区域的rram单元。

在一些实施例中，底部电极106、数据存储层108和盖层110的每一个都具有u形截面。顶部电极112具有与盖层110和/或数据存储层108的u形截面相互配合(matinglyengage)的t形截面。

在图1的实施例中，有助于数据存储层108的增加的高度的一个部件是间隔件层115。间隔件层115设置在下部ild层102上方和中间金属层140上方。数据存储层108位于间隔件层115上方。因此，尽管间隔件层115可以不存在于所有实施方式中，但是当存在时，间隔件层115提供便捷的方式以在中间金属层140的上表面上面提供一些附加量的高度，从而使得下部电极106、数据存储层108、盖层110和顶部电极112的上部部分144能够沿着间隔件层115的内部侧壁向下延伸并且延伸至间隔件层115的上表面上方以提供增加的高度。在一些实施例中，间隔件层115为介电层，并且例如，可以由氮化硅(si3n4)、氮氧化硅(sion)或碳化硅(sic)制成。

在图1的实施例中，底部电极106和数据存储层108具有彼此对准的最外部侧壁。因此，在示出的实施例中，底部电极106和数据存储层108的最外部侧壁被第一宽度w1间隔开。盖层110和顶部电极112的最外部侧壁也示出为彼此对准，并且被比第一宽度w1小的第二宽度w2间隔开。

侧壁间隔件114设置在数据存储层108的周边区上。侧壁间隔件114覆盖盖层110和顶部电极112的外部侧壁，并且延伸至顶部电极112的上表面上方。然而，在其他实施例中，侧壁间隔件114可以具有与顶部电极112的上表面对准的上表面，从而使得侧壁间隔件114未延伸至顶部电极112上方。上部蚀刻停止层116延伸至间隔件层115上方、沿着底部电极106的外部侧壁、沿着数据存储层108的外部侧壁、以及沿着侧壁间隔件114的外部侧壁和上表面延伸。在一些实施例中，间隔件层115和上部蚀刻停止层116可以由相同的介电材料制成，诸如氮化硅(si3n4)、氮氧化硅(sion)或碳化硅(sic)。

在图1的实施例中，底部电极106直接布置在下部金属层138的下部金属线104上。然而，在其他的实施例中，底部电极106和金属线104可以间隔开，并且通孔(未示出)可以从下部金属线104垂直延伸至底部电极106，从而将下部金属线104耦合至底部电极106。示出的实施例(其中，底部电极106与下部金属线104直接接触)的优势在于其趋于允许更大的高度，并且因此允许更大的区域，以用于对于给定的rram单元高度的数据存储层108。稍微类似，在图1的实施例中，顶部电极112示出为通过导电通孔120耦合至上部金属层142的上部金属线122。然而，在其他的实施例中，顶部电极112可以具有直接耦合至上部金属线122的上部平坦表面，并且两者之间不存在通孔。

为了进一步提供数据存储层108如何显示其增加的高度的实例，示出的互连结构105包括位于下部ild层102内的下部通孔126以将下部金属层138的第一金属线124耦合至中间金属层140的第二金属线128。上部通孔131设置在上部ild层118内以将中间金属层140的第二金属线128耦合至上部金属层142的第三金属线132。数据存储层108的第二距离d2可以比下部通孔126的高度大。第二距离d2还可以比上部通孔131的高度大，该上部通孔的高度可以等于或大于下部通孔126的高度。

rram单元的各个层可以由各种材料制成。例如，在一些实施例中，底部电极106可以由金属或合金制成，诸如钨(w)、钛(ti)、钽(ta)、铜(cu)、氮、氧化物、以及它们的组合。例如，数据存储层108可以包括高k电介质，诸如氧化铪(hfox)、氧化锆(zrox)、氧化铝(alox)、氧化镍(niox)、氧化钽(taox)或氧化钛(tiox)。盖层110可以包括金属或金属氧化物。在一些实施例中，盖层110可包括金属，诸如钛(ti)、铪(hf)、铂(pt)、钌(ru)和/或铝(al)。在其他的实施例中，例如，盖层110可以包括金属氧化物，诸如氧化钛(tiox)、氧化铪(hfox)、氧化锆(zrox)、氧化锗(geox)、或氧化铯(ceox)。例如，顶部电极层112可以包括金属氮化物(如，氮化钛(tin)或氮化钽(tan))或金属(如，铂(pt)、钛(ti)或钽(ta))。取决于实施方式，顶部电极112可以由与底部电极相同的材料制成，或者由不同的材料制成。

在rram单元130的操作期间，施加至底部电极106和顶部电极112的电压生成延伸进数据存储层108中的电场。电场作用于数据存储层108和/或盖层110内的氧空穴，使导电路径(如，包括氧空穴的丝状体)形成为贯穿数据存储层108。根据所施加的电压，数据存储层108将在与第一数据状态(如，“0”)相关联的高电阻状态和与第二数据状态(如，“1”)相关联的低电阻状态之间经历可逆变化。

因此，图1示出了其中数据存储层108的高度跨越比下部金属层138和中间金属层140之间的第一垂直距离d1大的第二垂直距离d2的实例。尽管图1示出了其中数据存储层的高度d2大于间隔d1并且小于第三垂直间隔d3(其中，从下部金属层138的上表面至上部金属层142的下表面测量d3)，但是在其他的实施例中，数据存储层的高度d2可以大于间隔d3。例如，尽管距离d1、d2和d3可以根据技术节点变化，但是在n40技术节点的一些实施例中，d1可以近似为70nm，d2可以近似为250nm，以及d3可以近似为370nm。因此，在其他的实施例中，数据存储层108的高度可以跨越多个邻近的金属互连层。在这些可选实施例中，数据存储层108的增加的高度可以进一步减小制造所需要的形成电压。

图2示出了包括具有增加的高度的rram(电阻式随机存取存储器)单元130a的集成电路200的一些附加实施例的截面图。

如图2所示，互连结构105可以包括彼此堆叠并且设置在衬底101上方的多个金属层或其他的导电层(如，金属1层(m1)134、金属2层(m2)136、金属3层(m3)138、金属4层(m4)140、金属5层(m5)142)。金属层由金属线构成，例如，m3138包括第一金属线124和下部金属线104c，而m5142包括第三金属线132和上部金属线122。金属层可以通过诸如二氧化硅或低k介电层的下部ild层102或上部ild层118彼此隔离。可以通过导电通孔耦合相邻的金属层中的金属线。例如，可以通过下部通孔126耦合第一金属线124和第二金属线128，并且可以通过上部通孔131耦合第二金属线128和第三金属线132。rram单元130a设置在两个金属层之间，该两个金属层之间设置有一个或多个中间金属层。例如，如图2所示，rram单元130a设置在m3138和m5142之间并且穿过m4140。底部电极106和数据存储层108设置为穿过一个或多个金属层(如，m4140)。rram单元130a具有比m3138和m4140之间的下部通孔126的高度大的高度。应该理解，rram单元130a不限于耦合在m3138和m5142之间，并且rram单元130a可以设置在通过一个或多个金属层分离的任意两个可应用的金属层之间。下部金属线104c和上部金属线122的位置分别示出为分别邻接底部电极106和顶部电极112，但是通常可以邻接任何下部或上部金属互连层，从而使得rram单元(以及对应的数据存储区域)的高度增加。

在一些实施例中，衬底101具有布置在隔离区224之间的晶体管。晶体管包括源极区域202、漏极区域204、栅电极206和栅极电介质208。通过设置在诸如下部ild层102的一层或多层ild层内的接触插塞212、第一金属互连线214和第一金属通孔216，将源极线218(sl)连接至源极区域202。对存储单元进行寻址的字线(wl)210耦合至栅电极206。存储器单元的底部电极106通过接触插塞220、第一、第二、第三和第四金属互连层104a至104c以及金属通孔222a至222b连接至漏极区204。在一些实施例中，导电通孔120将存储器单元的顶部电极112连接至布置在第五金属互连层(设置在上部ild层118内)内的位线。如图2所示，数据存储层108可以包括rram介电层，并且盖层110可以设置在rram介电层上。rram单元还可以包括设置在顶部电极112上并且围绕导电通孔120的硬掩模(未示出)、以及沿着顶部电极112的侧壁的间隔件114。间隔件层115和上部蚀刻停止层116可以设置为围绕rram单元130a，并且上部蚀刻停止层116可以邻接底部电极106和侧壁间隔件114的侧壁。

图3示出了具有rram单元130b的集成电路300的一些附加实施例，其中，其中，rram单元的底部电极106可以包括多个导电层。例如，示出的底部电极106包括阻挡层106a和设置在阻挡层106a上方的至少一个上部底部电极层106b。阻挡层106a邻接下部金属线104并且防止下部金属线104扩散进入上部底部电极层106b中。在一些实施例中，阻挡层106a可以包括以下金属的导电氧化物、氮化物、或氮氧化物，诸如铝(al)、锰(mn)、钴(co)、钛(ti)、钽(ta)、钨(w)、镍(ni)、锡(sn)、镁(mg)和它们的组合。上部底部电极层106b可以由金属或合金制成，诸如钨(w)、钛(ti)、钽(ta)、铜(cu)、以及它们的组合。例如，在一些实施例中，阻挡层106a由tan制成，并且上部底部电极层106b由tin制成。

图4至图11示出了根据本发明的截面图的一些实施例，这些截面图示出了形成rram单元的方法。

如图4的截面图400所示，在衬底101上方形成互连结构。在一些实施例中，衬底101可以是块状硅衬底或绝缘体上半导体(soi)衬底(如，绝缘体上硅)。例如，衬底101也可以是二元半导体衬底(如，gaas)、三元半导体衬底(如，algaas)或更高阶数的半导体衬底。在许多实例中，衬底101显示为半导体晶圆，以及例如，可以具有1-inch(25mm)；2-inch(51mm)；3-inch(76mm)；4-inch(100mm)；5-inch(130mm)或125mm(4.9inch)；150mm(5.9inch,通常被称为"6inch")；200mm(7.9inch,通常被称为"8inch")；300mm(11.8inch,通常被称为"12inch")；450mm(17.7inch,通常被称为"18inch")的直径。在完成加工之后，例如在形成rram单元之后，这样的晶圆可以可选地与其他晶圆或管芯堆叠，以及然后被分割为对应于单独集成电路的单独的管芯。

通过在衬底101上方形成层间介电(ild)层103、并且在ild层103中蚀刻沟槽和/或通孔开口来形成互连结构。然后，在沟槽和通孔开口中形成金属以建立导电金属线104、124和通孔126，并且使用化学机械平坦化(cmp)工艺来去除多余的金属并且平坦化金属线与周围的ild层103的上表面。然后形成另一ild层102，在ild层102中形成附加的沟槽和通孔开口，并且在沟槽和通孔开口中形成金属通孔126和线128。可以以这种方式形成任何数量的金属线和通孔。在一些实施例中，ild层102可以包括氧化物、低k电介质或极低k电介质的一层或多层，并且多个金属层138、140和通孔126可以包括铜、钨和/或铝。

也可以用作底部蚀刻停止层的间隔件层115随后形成在下部ild层102和/或中间金属层140的上表面上。在一些实施例中，可以使用汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)形成间隔件层115。例如，间隔件层115可以由氮化硅或二氧化硅制成。

如图5的截面图500所示，选择性蚀刻(如，使用干蚀刻剂)间隔件层115和下部ild层102，以形成深沟槽502，并且从而暴露下部金属线104的上表面。例如，为了执行该选择性蚀刻，通常通过光刻在间隔件层115上方形成掩模(未示出)。掩模可以是由光刻胶制成的光刻胶掩模或诸如氮化物硬掩模的硬掩模，并且具有与深沟槽502的位置对应的开口。深沟槽502向下延伸并且具有比下部通孔126的高度大的总深度，以及可以被蚀刻以穿过一个或多个金属层和通孔，诸如中间金属层104和下部通孔126。

如图6的截面图600所示，底部电极层602共形形成在间隔件层115的上表面上方，并且沿着深沟槽侧壁以及位于深沟槽502的底面上方。然后数据存储层604形成在底部电极层602的横向部分上方以及底部电极层602的位于深沟槽502中的部分上方。在一些实施例中，可以使用汽相沉积技术(如，ald、cvd、pe-cvd等)来形成底部电极层602和数据存储层604。例如，底部电极层602可以包括导电材料，诸如ti、tin、ta、tan、w、或cu。例如，数据存储层604可以包括高k介电层，诸如氧化铪(hfox)、氧化锆(zrox)、氧化铝(alox)、氧化镍(niox)、氧化钽(taox)或氧化钛(tiox)。

如图7的截面图700所示，共形盖层702形成在数据存储层604上方，并且顶部电极层704形成在数据存储层604上方以填充深沟槽的剩余部分。在一些实施例中，可以使用汽相沉积技术(如，ald、cvd、pe-cvd等)来形成顶部电极层704和盖层702。在一些实施例中，执行诸如cmp工艺的平坦化工艺来形成顶部电极层704的平坦的上表面。在一些实施例中，例如，顶部电极层704可以包括导电材料，诸如ti、tin、ta、tan、w、或cu。在一些实施例中，盖层702可以包括金属，诸如钛(ti)、铪(hf)、铂(pt)、钌(ru)和/或铝(al)。在一些实施例中，盖层702可以包括金属氧化物，诸如氧化钛(tiox)、氧化铪(hfox)、氧化锆(zrox)、氧化锗(geox)、氧化铯(ceox)。

如图8的截面图800所示，图案化顶部电极层和盖层以在盖层110上方形成顶部电极112。在一些实施例中，形成诸如光刻胶掩模或sin-、sion-、或sio2-硬掩模的掩模(未示出)以覆盖顶部电极层704的一些部分而暴露顶部电极层的其他部分。利用适当位置中的掩模，在未被掩模覆盖的区域中，将顶部电极层704和盖层702选择性地暴露于蚀刻剂802。在一些实施例中，蚀刻剂802可以包括干蚀刻剂(如，等离子体蚀刻剂、rie蚀刻剂等)或湿蚀刻剂(如，包括氢氟酸(hf))。

如图9的截面图900所示，形成侧壁间隔件114以覆盖顶部电极112和盖层110的侧壁。在一些实施例中，可以通过将共形沉积氮化物沉积在结构的整个上表面上方、并且然后回蚀刻氮化物以形成侧壁间隔件114来形成侧壁间隔件114。然后执行第二图案化工艺以图案化数据存储层108和底部电极106。在一些其他的实施例中，通过诸如由光刻形成的光刻胶掩模的附加的掩模来图案化数据存储层108和底部电极106。在又一些实施例中，可以在形成顶部电极层704之前平坦化底部电极602，以使底部电极602的上表面与间隔件层115的上表面对准。在这种情况下，顶部电极和底部电极之间的隔离距离将会是从顶部电极的边缘至深沟槽的边缘的距离，并且不需要附加的掩模。

如图10的截面图1000所示，上部蚀刻停止层116形成在间隔件层115上方。上部蚀刻停止层116沿着底部电极106和/或数据存储层108的侧壁延伸，并且向上延伸以覆盖侧壁间隔件114。然后，上部ild层118形成在上部蚀刻停止层116上方。

如图11的截面图1100所示，上部金属层140形成在上部ild层118内。随后可以图案化上部ild层118和上部蚀刻停止层116以形成耦合顶部电极112和上部金属层140的上部金属线122的导电通孔120。

图12示出了形成包括凹进ild层的深沟槽中的底部电极的rram单元的方法1200的一些实施例的流程图。

虽然本文将所公开的方法1200示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，可以不要求所有示出的操作都用于实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。

在步骤1201中，形成由至少两个金属互连层构成的互连结构。因此，步骤1202至1206可以用于形成刚好在图4中示出的结构之前的结构，其中，形成下部金属线124和中间金属线。

在步骤1208中，在中间金属层上方形成间隔件层。因此，例如，步骤1208可以对应于先前的图4。

在步骤1210中，蚀刻间隔件层和下部ild层以形成深沟槽并且暴露下部金属线的上表面。深沟槽形成在下部ild层中、垂直穿过至少一个金属层和连接两个金属层的通孔层、到达处于下部ild层的下部位置处的下部金属线。因此，例如，步骤1210可以对应于图5。

在步骤1212中，共形底部电极层和共形数据存储层形成在深沟槽内和下部ild层上方。在一些实施例中，共形形成底部电极层和/或数据存储层。沿着深沟槽的侧壁和底面形成底部电极层和数据存储层，以留下深沟槽的中部位置处的剩余空间。因此，例如，步骤1212可以对应于图6。

在步骤1214中，盖层和顶部电极层形成在数据存储层上方并且填充深沟槽的剩余空间。因此，例如，步骤1214可以对应于图7。

在步骤1216中，图案化顶部电极和盖层。因此，例如，步骤1216可以对应于图8。

在步骤1218中，沿着顶部电极和盖层的侧壁形成侧壁间隔件。在步骤1220中，根据侧壁间隔件图案化介电数据存储层和底部电极层以形成底部电极。因此，例如，步骤1218和1220可以对应于图9。

在步骤1222中，形成上部蚀刻停止层，使rram单元与形成在上部蚀刻停止层上方的上部ild层分离。因此，例如，步骤1222可以对应于图10。

在步骤1224中，导电通孔和上部金属层形成在上部ild层内并且穿过顶部蚀刻停止层以接触顶部电极。因此，例如，步骤1224可以对应于图11。

一些实施例涉及集成电路，该集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括下部金属层、设置在下部金属层上方的中间金属层和设置在中间金属层上方的上部金属层。下部金属层的上表面和中间金属层的下表面通过第一距离垂直间隔开。电阻式随机存取存储器(rram)单元布置在下部金属层与上部金属层之间。rram单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极。数据存储层垂直跨越比第一距离大的第二距离。

在其他的实施例中，本发明涉及集成电路，该集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括下部金属层、通过下部ild层与下部金属层分离的中间金属层和通过上部ild层与中间金属层分离的上部金属层。下部通孔延伸穿过下部ild层以将下部金属层的第一金属线耦合至中间金属层的第二金属线。上部通孔延伸穿过上部ild层以将中间金属层的第二金属线耦合至上部金属层的第三金属线。电阻式随机存取存储器(rram)单元布置在下部金属层与上部金属层之间。rram单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极。数据存储层垂直跨越比下部通孔的高度或上部通孔的高度大的距离。

在又一其他实施例中，本发明涉及一种形成rram单元的方法。在该方法中，在半导体衬底上方形成包括下部金属线的下部金属层。在下部金属层上方形成下部中间层介电(ild)层。在ild层上方形成中间金属层。在金属层上方形成间隔件层。形成沟槽以向下延伸穿过间隔件层和ild层以暴露下部金属层的上表面。在下部金属层的暴露的上表面上方、沿着沟槽的侧壁、以及至少部分在间隔件层上方形成共形底部电极层。在沟槽中沿着底部电极层的上表面形成共形数据存储层。在沟槽中于数据存储层上方形成顶部电极。

本发明的实施例提供了一种集成电路，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，所述互连结构包括下部金属层、设置在所述下部金属层上方的中间金属层、以及设置在所述中间金属层上方的上部金属层，其中，所述下部金属层的上表面和所述中间金属层的下表面通过第一距离垂直间隔开；以及电阻式随机存取存储器(rram)单元，布置在所述下部金属层和所述上部金属层之间，所述电阻式随机存取存储器单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极，其中，所述数据存储层垂直跨越比所述第一距离大的第二距离。

根据本发明的一个实施例，其中，所述底部电极和所述数据存储层的每一个都具有u形截面，并且其中，所述数据存储层共形设置在所述底部电极的上表面上方。

根据本发明的一个实施例，其中，所述顶部电极具有与所述数据存储层的u形截面相互配合的t形截面。

根据本发明的一个实施例，其中，所述顶部电极具有垂直介于所述中间金属层的上表面和所述上部金属层的下表面之间的最上部区域。

根据本发明的一个实施例，其中，所述底部电极直接位于所述下部金属层的上表面上。

根据本发明的一个实施例，其中，所述顶部电极具有在所述顶部电极的最外部侧壁之间测量的顶部电极宽度，并且其中，所述底部电极具有在所述底部电极的最外部侧壁之间测量的底部电极宽度，所述底部电极宽度大于所述顶部电极宽度。

根据本发明的一个实施例，集成电路还包括：间隔件层，设置在所述中间金属层上方；以及上部蚀刻停止层，直接设置在所述间隔件层上，并且在所述顶部电极的上表面上方延伸，其中，所述底部电极向下延伸穿过所述间隔件层中的开口。

根据本发明的一个实施例，其中，所述数据存储层具有设置在所述间隔件层的上表面上的上部部分，并且其中，所述间隔件层和所述上部蚀刻停止层由彼此相同的介电材料制成。

根据本发明的一个实施例，集成电路还包括：下部层间介电(ild)层，使所述下部金属层与所述中间金属层分离；上部层间介电层，使所述中间金属层与所述上部金属层分离；下部通孔，延伸穿过所述下部层间介电层以将所述下部金属层的第一金属线耦合至所述中间金属层的第二金属线；以及上部通孔，延伸穿过所述上部层间介电层以将所述中间金属层的第二金属线耦合至所述上部金属层的第三金属线，其中，所述第二距离大于所述下部通孔的高度。

本发明的实施例还提供了一种集成电路，包括：半导体衬底；互连结构，设置在所述半导体衬底上方，并且所述互连结构包括下部金属层、通过下部层间介电层与所述下部金属层分离的中间金属层、以及通过上部层间介电层与所述中间金属层分离的上部金属层，其中，下部通孔延伸穿过所述下部层间介电层以将所述下部金属层的第一金属线耦合至所述中间金属层的第二金属线，并且上部通孔延伸穿过所述上部层间介电层以将所述中间金属层的第二金属线耦合至所述上部金属层的第三金属线；以及电阻式随机存取存储器(rram)单元，布置在所述下部金属层和所述上部金属层之间，所述电阻式随机存取存储器单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极，其中，所述数据存储层垂直跨越比所述下部通孔的高度或所述上部通孔的高度大的距离。

根据本发明的一个实施例，其中，所述底部电极和所述数据存储层的每一个都具有u形截面并且向下延伸进所述下部层间介电层中，并且其中，所述顶部电极具有与所述数据存储层的u形截面相互配合的t形截面。

根据本发明的一个实施例，其中，所述顶部电极具有平坦的上表面并且通过导电通孔耦合至所述上部金属层的上部金属线。

根据本发明的一个实施例，集成电路还包括：侧壁间隔件，设置在所述数据存储层和所述顶部电极的侧壁周围。

根据本发明的一个实施例，其中，所述底部电极具有向上延伸至所述下部层间介电层的上表面上方的上表面区域。

根据本发明的一个实施例，集成电路还包括：间隔件层，设置在所述下部层间介电层上方；其中，所述底部电极和所述数据存储层具有延伸至所述间隔件层上方的上部部分，并且其中，所述底部电极和所述数据存储层向下延伸穿过所述间隔件层中的开口以靠近所述下部金属层。

根据本发明的一个实施例，集成电路还包括：上部蚀刻停止层，直接设置在所述间隔件层上，并且延伸至所述顶部电极的上表面上方，其中，所述上部蚀刻停止层和所述间隔件层由相同的材料制成。

本发明的实施例还提供了一种形成电阻式随机存取存储器(rram)单元的方法，包括：在半导体衬底上方形成包括下部金属线的下部金属层；在所述下部金属层上方形成中间层介电(ild)层；在所述中间层间介电层上方形成中间金属层；在所述中间金属层上方形成间隔件层；形成向下延伸穿过所述间隔件层和所述中间层间介电层的沟槽以暴露所述下部金属层的上表面；形成位于所述下部金属层的暴露的上表面上方、沿着所述沟槽的侧壁、以及至少部分地延伸至所述间隔件层上方的共形底部电极层；在所述沟槽中沿着所述底部电极层的上表面形成共形数据存储层；以及在所述沟槽中于所述数据存储层上方形成顶部电极。

根据本发明的一个实施例，其中，所述共形数据存储层具有至少部分地延伸至所述间隔件层上方的上部部分。

根据本发明的一个实施例，方法还包括：沿着所述顶部电极的侧壁形成侧壁间隔件；以及根据所述侧壁间隔件图案化所述底部电极层和所述数据存储层。

根据本发明的一个实施例，其中，所述底部电极层和所述共形数据存储层的每一个都具有u形截面。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。