垂直非易失性存储器装置及三维半导体存储器装置的制作方法

本专利申请要求于2016年1月18日在韩国知识产权局提交的第10-2016-0006043号韩国专利申请的优先权，该韩国专利申请的全部内容在此通过引用被包含于此。

本公开涉及半导体存储器装置，具体地，涉及一种高度集成的三维半导体存储器装置。

背景技术：

为了满足消费者对于优异的性能和低廉的价格的需求，需要半导体装置的更高的集成度。在半导体装置的情况下，因为它们的集成度是决定产品价格的重要因素，所以特别需要提高的集成度。在典型的二维或平面半导体存储器装置的情况下，因为它们的集成度主要由单位存储器单元所占有的面积来决定，所以集成度极大地受精细图案形成技术的水平影响。然而，增加图案精细度所需要的非常昂贵的工艺设备对提高二维或平面半导体装置的集成度设定了实际的限制。为了克服这样的限制，已经提出了包括三维布置的存储器单元的三维半导体存储器装置。

技术实现要素：

发明构思的一些实施例提供了一种高集成的三维半导体存储器装置。例如，根据发明的一些实施例的垂直非易失性存储器装置可包括其上具有的存储器单元区域和连接区域的半导体基底。连接区域可相邻于存储器单元区域直接延伸。设置了多个间隔开的第一栅电极，其从存储器单元区域沿第一方向并行地且纵向地延伸到连接区域。还设置了多个间隔开的第二栅电极，其从存储器单元区域沿第一方向并行地且纵向地延伸到连接区域。多个间隔开的第一栅电极在多个间隔开的第二栅电极与半导体基底之间延伸。还设置了第一栅电极连接线，其在与多个间隔开的第一栅电极共面的水平处沿第二方向纵向地延伸穿过连接区域。第一栅电极连接线将多个间隔开的第一栅电极电短路到一起。设置了第二栅电极链接线，其在与多个间隔开的第二栅电极共面的水平处沿第二方向纵向地延伸穿过连接区域。第二栅电极连接线将多个间隔开的第二栅电极电短路在一起。

根据发明的另一实施例，第一方向和第二方向彼此正交(即，以90°正交)，第一栅电极连接线将多个间隔开的第一栅电极划分为延伸穿过存储器单元区域的至少一部分的各个第一有源栅电极区域以及位于连接区域内并且在多个间隔开的第一栅电极的末端处的各个第一焊盘区域。相似地，第二栅电极连接线将多个间隔开的第二栅电极划分为延伸穿过存储器单元区域的至少一部分的各个第一有源栅电极区域以及位于连接区域内并且在多个间隔开的第二栅电极的末端处的各个第二焊盘区域。根据发明的这些实施例中的一些，与多个间隔开的第一栅电极相关的第一焊盘区域中的至少两个具有相等的接触面积尺寸，与多个间隔开的第二栅电极相关的第二焊盘区域中的至少两个具有不相等的接触面积尺寸。

这些存储器装置还包括：第一竖直接触塞，电接触第一焊盘区域中的至少两个的第一个；第二竖直接触塞，电接触第二焊盘区域中的至少两个的第一个。在发明的这些实施例中的一些中，第二焊盘区域中的至少两个的第一个与第一焊盘区域中的至少两个的第二个完全地叠置，而第二焊盘区域中的至少两个的第二个与第一焊盘区域中的至少两个的第一个仅部分地叠置。第二焊盘区域中的至少两个的第二个相对于第二焊盘区域中的至少两个的第一个具有较小的接触面积尺寸。

根据发明的再一实施例，提供了垂直非易失性存储器装置，该装置包括其上具有的存储器单元区域和连接区域的半导体基底，并且连接区域相邻于存储器单元区域延伸。一对间隔开的栅电极被设置为在存储器单元区域和连接区域内沿第一方向平行地延伸，一对间隔开的第二栅电极被设置为在存储器单元区域和连接区域内沿第一方向平行地延伸。一对间隔开的第一栅电极在一对第二栅电极与基底之间延伸。设置了第一栅电极连接线，其在与一对间隔开的第一栅电极共面的水平处沿第二方向纵向地延伸穿过连接区域，并且将一对间隔开的第一栅电极短路在一起。设置了第二栅电极链接线，其在与一对间隔开的第二栅电极共面的水平处沿第二方向纵向地延伸穿过连接区域，并且将一对间隔开的第二栅电极短路在一起。设置了第一竖直接触塞，其电连接到位于一对间隔开的第一栅电极的第一个的末端处的第一焊盘区域。设置了第二竖直接触塞，其电连接到位于一对间隔开的第二栅电极的第二个的末端处的第二焊盘区域。第一栅电极连接线在第二栅电极链接线与基底之间延伸，第一竖直接触塞与第一栅电极连接线之间的距离等于第二竖直接触塞与第二栅电极连接线之间的距离。

根据发明的再一实施例，三维半导体存储器装置可以包括：基底，包括单元阵列区域和连接区域；电极结构，包括在基底上交替地且竖直地叠置并且在连接区域上具有阶梯状结构的第一电极和第二电极。第一电极和第二电极中的每个可以包括：电极部分，设置在单元阵列区域上，以沿第一方向延伸，并且在垂直于第一方向的第二方向上彼此间隔开；电极连接部分，设置在连接区域上，以沿第二方向延伸，并且使电极部分彼此水平地连接；突出，设置在连接区域上，以从电极连接部分沿第一方向延伸，并且在第二方向上彼此间隔开。每个第一电极可以包括第一焊盘区域，第一焊盘区域被位于其上的第二电极暴露，并且设置在突出的一个的端部处，每个第二电极可以包括第二焊盘区域，第二焊盘区域被位于其上的第一电极暴露，并且设置在突出中的一个的端部处。第二电极的第二焊盘区域可以与第一电极的第一焊盘区域在第二方向上相邻。

根据发明构思的一些实施例，三维半导体存储器装置可以包括：基底，包括单元阵列区域和连接区域；第一电极结构和第二电极结构，均包括交替地且竖直地堆叠在基底上的第一电极和第二电极。第一电极结构和第二电极结构的第一电极和第二电极中的每个可以包括：多个电极部分，设置在单元阵列区域上，以沿第一方向延伸，并且在竖直于第一方向的第二方向上彼此间隔开；电极连接部分，设置在连接区域上，以沿第二方向延伸，并且将电极部分彼此水平地连接；至少一个突出，设置在连接区域上，以从电极连接部分沿第一方向延伸。在第一电极结构和第二电极结构中的每个中，第一电极的被第二电极暴露的突出可以用作限定在连接区域上的第一阶梯状结构的第一焊盘区域，第二电极的被第一电极暴露的突出可以用作限定在连接区域上的第二阶梯状结构的第二焊盘区域。第二阶梯状结构可以与第一阶梯状结构在第二方向上相邻。

根据发明构思的一些实施例，三维半导体存储器装置可以包括：基底，包括单元阵列区域和连接区域；电极结构，包括交替地且竖直地堆叠在基底上的第一电极和第二电极，第一电极和第二电极分别具有第一焊盘区域和第二焊盘区域；第一接触塞，分别结合到第一焊盘区域；第二接触塞，分别结合到第二焊盘区域；第一互连线，分别结合到第一接触塞；第二互连线，分别结合到第二接触塞。电极结构可以在连接区域上具有阶梯状结构。此外，第一电极和第二电极中的每个可以包括：电极部分，设置在单元阵列区域上，以沿第一方向延伸，并且在竖直于第一方向的第二方向上彼此间隔开；电极连接部分，设置在连接区域上，以沿第二方向延伸，并且将电极部分彼此水平地连接；至少一个突出，从电极连接部分沿第一方向延伸。每个第一电极的突出可以包括用作第一焊盘区域的端部，每个第二电极的突出可以包括用作第二焊盘区域的端部，第一焊盘区域和第二焊盘区域在第二方向上彼此相邻。第一互连线和第二互连线可以位于距离基底的同一竖直水平处。

附图说明

通过下面结合附图的简要描述将更加清楚地理解示例实施例。附图表示如在这里描述的非限制性的示例实施例。

图1是示出根据发明构思的一些实施例的三维(3d)半导体存储器装置的芯片布局的示意图。

图2是示出根据发明构思的一些实施例的3d半导体存储器装置的示意性块图。

图3和图4是示出根据发明构思的一些实施例的3d半导体存储器装置的单元阵列块的平面图和透视图。

图5a是示出在图3和图4中示出的电极结构的第一电极中的一个的平面图，图5b是示出在图3和图4中示出的电极结构的第二电极中的一个的平面图。

图6、图7和图8示出了连接到图3和图4中示出的电极结构的接触塞。

图9和图10示出了连接到图3和图4中示出的电极结构的互连线。

图11a是沿图9的线i-i'截取以示出根据发明构思的一些实施例的3d半导体存储器装置的剖视图，图11b是图11a的部分‘a’的放大的剖视图。

图11c是沿图9的线i-i'截取以示出根据发明构思的一些实施例的3d半导体存储器装置的剖视图，图11d是图11c的部分‘a’的放大的剖视图。

图11e是示出根据发明构思的一些实施例的3d半导体存储器装置的另一示例的剖视图。

图12是示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的另一示例的平面图。

图13a是示出在图12中示出的电极结构的第一电极中的一个的平面图，图13b是示出在图12中示出的电极结构的第二电极中的一个的平面图。

图14是示出示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的另一示例的平面图。

图15a是示出在图14中示出的电极结构的第一电极中的一个的平面图，图15b是示出在图14中示出的电极结构的第二电极中的一个的平面图。

图16、图17和图18是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。

图19和图20是示出根据发明构思的一些实施例的3d半导体存储器装置的单元阵列块的平面图和透视图。

图21和图22是示出连接到在图19和图20中示出的电极结构的接触塞的平面图和透视图。

图23是示出连接到在图19和图20中示出的电极结构的互连线的平面图。

图24和图25是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。

图26和图27是示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的平面图和透视图。

图28和图29是连接到在图26和图27中示出的电极结构的接触塞的平面图和透视图。

图30是示出连接到在图26和图27中示出的电极结构的互连线的平面图。

图31和图32是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。

图33至图36是示出根据发明构思的一些实施例的形成3d半导体存储器装置的电极结构的方法的透视图。

应该注意的是，这些附图意图示出用于某些示例实施例中的方法、结构和/或材料的一般特性，并且意图补充以下提供的书面描述。然而，这些附图不是按比例的，并且可以不精确地反映任何给出的实施例的精确的结构特征或性能特征，并且不应被解释为限定或限制示例实施例所包括的值或性质的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各种附图中的相似或相同的附图标记的使用意图表示存在相似或相同的元件或特征。

具体实施方式

在这里解释并示出的本发明构思的多个方面的示例性实施例包括它们的互补对应物。贯穿说明书，相同的附图标号或相同的参考指示符表示相同的元件。

图1是示出根据发明构思的一些实施例的三维(3d)半导体存储器装置的芯片布局的示意图。参照图1，3d半导体存储器装置可以包括单元阵列区域car和外围电路区域。外围电路区域可以包括行解码器区域rowdcr、页缓冲区域pbr、列解码器区域coldcr和控制电路区域(未示出)。在一些实施例中，连接区域cnr可以设置在单元阵列区域car与每个行解码器区域rowdcr之间。

存储器单元阵列可以设置在单元阵列区域car中。在一些实施例中，存储器单元阵列可以包括三维地布置在存储器单元阵列中的多个存储器单元以及电连接到存储器单元的多条字线和多条位线。

在每个行解码器区域rowdcr中，行解码器可以被设置为选择设置在存储器单元阵列中的字线中的至少一条，在连接区域cnr中，互连结构可以被设置为将存储器单元阵列电连接到行解码器。行解码器可以被配置为基于地址信息选择字线中的至少一条。行解码器可以被配置为响应于来自控制电路(未示出)的控制信号来对字线中被选择的和未被选择的字线施加不同的字线电压。

在页缓冲区域pbr中，页缓冲器可以被设置为读取出存储在存储器单元中的数据。根据操作模式，页缓冲器可以被配置为将数据临时存储在存储器单元中或者读取出存储在存储器单元中的数据。例如，页缓冲器可以在编程操作模式中用作写入驱动器或者在读取操作模式中用作感测放大器。

列解码器可以被设置在列解码器区域coldcr中。列解码器可以连接到存储器单元阵列的位线，以提供页缓冲器与外部装置(例如，存储器控制器)之间的数据传输路径。

图2是示出根据发明构思的一些实施例的3d半导体存储器装置的单元阵列的示意性块图。参照图2，单元阵列区域car可以包括多个单元阵列块blk1、blk2、……、blkn。单元阵列块blk1、blk2、……、blkn中的每个可以包括电极结构，电极结构包括多个电极，多个电极沿在由第一方向d1和第二方向d2限定的平面上的第三方向d3堆叠。电极结构可以结合到多个竖直结构或半导体柱，以构成三维地布置的存储器单元。另外，单元阵列块blk1、blk2、……、blkn中的每个可以包括电连接到存储器单元的位线。

图3和图4是示出根据发明构思的一些实施例的3d半导体存储器装置的单元阵列块的平面图和透视图。图5a是示出在图3和图4中示出的电极结构的第一电极中的一个的平面图，图5b是示出在图3和图4中示出的电极结构的第二电极中的一个的平面图。

参照图3和图4，基底10可以包括单元阵列区域car和连接区域cnr。例如，基底10可以由硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、铟镓砷(ingaas)和铝镓砷(algaas)中的至少一种形成，或者包括硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、铟镓砷(ingaas)和铝镓砷(algaas)中的至少一种。基底10可以是例如体硅晶圆、绝缘体上硅(soi)晶圆、锗晶圆、绝缘体上锗(goi)晶圆、硅锗基底或者具有通过选择性外延生长(seg)工艺形成的外延层的基底。在某些实施例中，基底10可以由一层或更多层绝缘层形成，或者包括一层或更多层绝缘层。例如，基底10可以包括氧化硅层、氮化硅层或低k电介质。

在一些实施例中，多个单元阵列块blk1和blk2可以设置在基底10上，单元阵列块blk1和单元阵列块blk2中的每个可以包括设置有多个竖直堆叠的电极ela和elb的电极结构。

多个电极结构可以设置在基底10上，每个电极结构可以包括多个电极ela和电极elb，多个电极ela和电极elb堆叠在基底10的顶表面上，或沿第三方向d3(例如，与基底10的顶表面垂直)堆叠。每个电极结构可以在连接区域cnr上具有阶梯结构。换言之，在连接区域cnr上，每个电极结构可以具有在远离单元阵列区域car的方向上以逐步方式减少的厚度。

电极ela和电极elb可以由导电材料形成或者包括导电材料；例如，电极ela和电极elb可以包括掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种。每个电极结构可以包括置于电极ela与电极elb之间的绝缘层(未示出)。

单元阵列块可以包括被设置在基底10上以彼此间隔开的第一单元阵列块blk1和第二单元阵列块blk2。另外，电极结构可以包括第一电极结构st1和第二电极结构st2。第一单元阵列块blk1可以包括第一电极结构st1，第二单元阵列块blk2可以包括第二电极结构st2。第一电极结构st1和第二电极结构st2可以从单元阵列区域car沿第一方向d1延伸到连接区域cnr，并且可以在第二方向d2上彼此隔开。

第一电极结构st1和第二电极结构st2中的每个可以包括交替地且竖直地堆叠在基底10上的第一电极ela和第二电极elb。这里，每个第一电极ela可以包括位于连接区域cnr上并且通过在其上的第二电极elb暴露的第一焊盘区域p1，每个第二电极elb可以包括位于连接区域cnr上并且通过在其上的第一电极ela暴露的第二焊盘区域p2。在第一电极结构st1和第二电极结构st2中的每个中，第一电极ela的第一焊盘区域p1可以位于不同水平位置和不同竖直位置处。第二电极elb的第二焊盘区域p2也可以位于不同水平位置和不同竖直位置处。另外，第一电极ela的第一焊盘区域p1可以与第二电极elb的第二焊盘区域p2在第二方向d2上相邻。

换言之，第一电极结构st1和第二电极结构st2中的每个可以具有第一阶梯状结构和第二阶梯状结构，第一阶梯状结构由第一电极ela的在连接区域cnr上暴露的第一焊盘区域p1形成，第二阶梯状结构由第二电极elb的在连接区域cnr上暴露的第二焊盘区域p2形成。例如，在第一电极ela的第一阶梯状结构中，第一焊盘区域p1在平面图中观察时可以在第一方向d1上布置，并且其竖直位置可以在第一方向d1上以逐步的方式降低。相似地，在第二电极elb的第二阶梯状结构中，第二焊盘区域p2在平面图中观察时可以在第一方向d1上布置，并且其竖直部分可以在第一方向d1上以逐步的方式降低。第二阶梯状结构可以与第一阶梯状结构在第二方向d2上相邻。

此外，第一电极结构st1的第一阶梯状结构可以被设置为在第二方向d2上与第二电极结构st2的第一阶梯状结构相邻。例如，第一电极结构st1的第一焊盘区域p1可以在第二方向d2上与第二电极结构st2的第一焊盘区域p1相邻。换言之，在第二方向d2上彼此相邻的第一电极结构st1和第二电极结构st2可以以镜像对称的方式设置在连接区域cnr上。

在下文中，将参照图5a和图5b更详细地描述在第一电极结构st1和第二电极结构st2中的每个中的第一电极ela和第二电极elb。

参照图4和图5a，每个第一电极ela可以包括多个电极部分ep、电极连接部分ecp以及一个或更多个突出pp。

电极部分ep可以在基底10的单元阵列区域car上沿第一方向d1延伸，并且可以在第二方向d2上彼此间隔开。换言之，电极部分ep可以彼此水平地间隔开。每个电极部分ep可以在第二方向d2上具有第一宽度w1。

在与单元阵列区域car相邻的连接区域cnr上，电极连接部分ecp可以沿第二方向d2延伸，以使电极部分ep彼此水平地连接。例如，在第一电极结构st1和第二电极结构st2中的每个中，位于距离基底10同一水平处的电极部分ep可以通过电极连接部分ecp彼此连接，从而处于等电位状态。

突出pp可以位于连接区域cnr上，并且可以从电极连接部分ecp沿第一方向d1延伸。在一些实施例中，在每个第一电极ela中，突出pp的数量可以与电极部分ep的数量相同或者小于电极部分ep的数量。作为示例，突出pp可以从电极部分ep沿第一方向d1连续地延伸，并且可以在第二方向d2上彼此间隔开。每个突出pp可以在第二方向d2上具有第二宽度w2，这里，第二宽度w2可以基本等于电极部分ep的第一宽度w1。在第二方向d2上，突出pp之间的距离可以与电极部分ep之间的距离基本相等。

当在第一方向d1上从电极连接部分ecp测量时，第一电极ela的全部突出pp可以具有第一长度d1。换言之，第一电极ela的突出pp可以在第一方向d1上具有相同的长度(即，第一长度d1)。第一电极ela的突出pp的长度d1可以根据第一电极ela的竖直位置而改变。另外，第一电极ela的突出pp中的至少一个可以包括用作第一焊盘区域p1的部分。

参照图4和图5b，与第一电极ela相似，每个第二电极elb可以包括设置在单元阵列区域car上的多个电极部分ep、使电极部分ep彼此水平地连接的电极连接部分ecp以及从电极连接部分ecp突出的突出pp1和突出pp2。这里，电极部分ep可以沿第一方向d1延伸，并且可以在第二方向d2上彼此间隔开。

在第二电极elb中，突出pp1和突出pp2可以包括从电极连接部分ecp沿第一方向d1延伸第一长度d1的第一突出pp1以及从电极连接部分ecp延伸比第一长度d1短的第二长度d2的第二突出pp2。第二电极elb的第一突出pp1中的至少一个可以包括用作第二焊盘区域p2的部分。第二电极elb的第一突出pp1可以具有与位于第二电极elb下方的第一电极ela的突出pp的长度基本相同的长度(即，第一长度d1)。第二电极elb的第一突出pp1的长度d1和第二突出pp2的长度d2可以根据第二电极elb的竖直位置而改变。

返回参照图3和图4，在第一电极结构st1和第二电极结构st2中的每个中，当在平面图中观察时，第二电极elb的电极部分ep可以与第一电极ela的电极部分ep叠置。另外，在第一电极结构st1和第二电极结构st2中的每个中，当在平面图中观察时，第一电极ela的电极连接部分ecp可以与第二电极elb的电极连接部分ecp叠置。

此外，在第一电极结构st1和第二电极结构st2中的每个中，当在平面图中观察时，第二电极elb的第一突出pp1可以与位于其下方的第一电极ela的突出pp中的一些叠置。当在平面图中观察时，第二电极elb的第二突出pp2可以被设置为使位于其下方的第一电极ela的突出pp中的其它突出暴露。另外，第二电极elb的第一突出pp1的侧表面可以与位于其下方的第一电极ela的突出pp的侧表面对齐。第二电极elb的第二突出pp2的侧表面可以与位于其上的第一电极ela的突出pp的侧表面对齐。

图6、图7和图8示出了连接到图3和图4中示出的电极结构的接触塞。

参照图6和图7，第一接触塞cp1可以分别结合到在连接区域cnr上的第一电极结构st1的第一电极ela，第二接触塞cp2可以分别结合到在连接区域cnr上的第一电极结构st1的第二电极elb。例如，连接到第一电极结构st1的第一接触塞cp1的数量可以与构成第一电极结构st1的第一电极ela的数量相同。相似地，连接到第一电极结构st1的第二接触塞cp2的数量可以与构成第一电极结构st1的第二电极elb的数量相同。

第一接触塞cp1可以设置在第一阶梯状结构上，第二接触塞cp2可以设置在第二阶梯状结构上。例如，第一接触塞cp1可以分别结合到第一电极ela的第一焊盘区域p1，第二接触塞cp2可以分别结合到第二电极elb的第二焊盘区域p2。换言之，每个第一接触塞cp1可以结合到第一电极ela的突出pp中的对应的一个，每个第二接触塞cp2可以结合到第二电极elb的第一突出pp1中的对应的一个。

第一接触塞cp1可以被布置为在第一方向d1上彼此间隔开，第一接触塞cp1的底表面可以位于距离基底10不同的水平处。相似地，第二接触塞cp2可以被布置为在第一方向d1上彼此间隔开，第二接触塞cp2的底表面可以位于距离基底10不同的水平处。

在一些实施例中，第一接触塞cp1可以与第二接触塞cp2在第二方向d2上间隔开第一水平距离l1。这里，第一水平距离l1可以比第一电极ela和第二电极elb的电极部分ep的宽度w1大。例如，第一水平距离l1可以等于或大于第一电极ela和第二电极elb的电极部分ep的两倍宽度w1。这可以使得能够增加在结合到第一电极结构st1的第一接触塞cp1和第二接触塞cp2之间的距离方面的工艺裕度(processmargin)。

另外，第一电极结构st1的第一接触塞cp1可以与第二电极结构st2的第一接触塞cp1在第二方向d2上间隔开第二水平距离l2，第二水平距离l2可以比第一水平距离l1短。第二水平距离l2可以等于或长于第一电极ela和第二电极elb的电极部分ep的宽度w1。作为另一示例，如图8中所示，第二水平距离l2可以与第一水平距离l1基本上相等。

因此，如在上文中关于图3至图7描述的，根据发明的实施例的垂直非易失性存储器装置包括其上具有存储器单元区域car(例如，单元阵列区域)和连接区域cnr的半导体基底10。如示出的，连接区域cnr可与存储器单元区域car相邻地直接延伸。设置了多个间隔开的第一栅电极ela，它们从存储器单元区域car沿第一方向d1并行地且纵向地延伸到连接区域cnr。还设置了多个间隔开的第二栅电极elb，它们从存储器单元区域car沿第一方向d1并行地且纵向地延伸到连接区域cnr。如通过图4所示，多个间隔开的第一栅电极ela可以在相应的多个间隔开的第二栅电极elb与半导体基底10之间延伸。如通过图5a所示，还设置了第一栅电极连接线ecp(例如，电极连接部分)，其在与多个间隔开的第一栅电极ela共面的水平处沿与连接区域cnr交叉的第二方向d2纵向地延伸。第一栅电极连接线ecp使多个间隔开的第一栅电极ela电短路到一起。如通过图5b所示，设置了第二栅电极连接线ecp，其在与多个间隔开的第二栅电极elb共面的水平处沿与连接区域cnr交叉的第二方向d2纵向地延伸。第二栅电极连接线ecp使多个间隔开的第二栅电极elb电短路到一起。

根据发明的另外的实施例，如通过图5a所示，第一方向和第二方向(d1和d2)彼此正交(即，以90°彼此正交)，第一栅电极连接线ecp将多个间隔开的第一栅电极ela划分为各个第一有源栅电极区域ep和各个突出pp，其中，第一有源栅电极区域ep延伸穿过存储器单元区域car的至少一部分，突出pp位于连接区域cnr内及多个间隔开的第一栅电极ela的末端处。相似地，如通过图5b所示，第二栅电极连接线ecp将多个间隔开的第二栅电极elb划分为各个第二有源栅电极区域ep以及各个突出pp1和pp2，其中，第二有源栅电极区域ep延伸穿过存储器单元区域car的至少一部分，突出pp1和pp2位于连接区域cnr内及多个间隔开的第二栅电极elb的末端处。如通过比较图5a与图5b(以及图4、图7)所示，与多个间隔开的第一栅电极ela相关的第一焊盘区域p1中的至少两个具有相等的接触面积尺寸，与多个间隔开的第二栅电极elb相关的突出pp1与pp2具有不相等的接触面积尺寸。

如通过图7所示，这些存储器装置还包括第一竖直接触塞cp1和第二竖直接触塞cp2，其中，第一竖直接触塞cp1电接触至少两个第一焊盘区域p1中的第一个第一焊盘区域p1，第二竖直接触塞cp2电接触至少两个第二焊盘区域p2中的第一个第二焊盘区域p2。如通过图4、图5a、图5b和图7所示，至少两个第二焊盘区域p2与至少两个突出pp(非第一焊盘区域p1)完全叠置，但至少两个突出pp2与至少两个第一焊盘区域p1仅部分地叠置。如通过图5b最好地示出的，至少两个突出pp2相对于至少两个突出pp1具有较小的接触面积尺寸。

图9和图10示出了连接到图3和图4中示出的电极结构的互连线。图11a是沿图9的线i-i'截取以示出根据发明构思的一些实施例的3d半导体存储器装置的剖视图，图11b是图11a的部分'a'的放大的剖视图。

参照图9、图10和图11a，第一互连线cl1可以设置在连接区域cnr上，并且可以分别结合到第一电极结构st1的第一接触塞cp1，第二互连线cl2可以设置在连接区域cnr上，并且可以分别结合到第一电极结构st1的第二接触塞cp2。例如，连接到第一电极结构st1的第一电极ela的第一互连线cl1的数量可以与第一电极ela的数量相同，连接到第一电极结构st1的第二电极elb的第二互连线cl2的数量可以与第二电极elb的数量相同。在一些实施例中，第一互连线cl1和第二互连线cl2可以设置在距离基底10的同一竖直水平处。

详细地，第一互连线cl1和第二互连线cl2中的每个可以包括沿第一方向d1延伸的第一部分和沿第二方向d2延伸的第二部分。第一互连线cl1的第一部分可以沿第二方向d2彼此间隔开均匀的距离，第一互连线cl1的第二部分可以分别与第一接触塞cp1接触。第二互连线cl2可以以类似于第一互连线cl1的方式来设置。同时，第一互连线cl1和第二互连线cl2的形状和布置不限于以上示例，并且可以做各种变化。作为示例，当在平面图中观察时，连接到第一电极结构st1的第一互连线cl1和第二互连线cl2可以与第一电极结构st1叠置。另外，当在平面图中观察时，连接到第二电极结构st2的第一互连线cl1和第二互连线cl2可以与第二电极结构st2叠置。

根据发明构思的一些实施例，在第一电极结构st1和第二电极结构st2中的每个中，因为位于同一水平处的电极部分ep通过电极连接部分ecp彼此连接，所以能够简化连接到第一电极结构st1和第二电极结构st2中的每个的互连结构(即，第一接触塞cp1、第二接触塞cp2、第一互连线cl1和第二互连线cl2)，并且增加形成互连结构的工艺中的工艺裕度。

3d半导体存储器装置还可以包括设置在单元阵列区域car上的竖直结构vs、数据存储层ds、共源极结构sp和csp以及位线bl。

例如，如图11a和图11b中所示，多个竖直结构vs可以设置在单元阵列区域car上，以穿透第一电极结构st1和第二电极结构st2。竖直结构vs可以被设置为穿透第一电极ela和第二电极elb的电极部分ep，并且可以电连接到基底10。当在平面图中观察时，竖直结构vs可以被设置为在第一方向上d1形成锯齿形布置。

竖直结构vs可以包括半导体材料或导电材料。竖直结构vs的底表面可以位于基底10的顶表面与底表面之间。接触焊盘可以分别设置在竖直结构vs上，位线接触塞bplg可以分别连接到接触焊盘。

作为示例，每个竖直结构vs可以包括下半导体图案lsp和上半导体图案usp。作为示例，下半导体图案lsp和上半导体图案usp可以由掺杂半导体材料和本征半导体材料(例如，硅(si)、锗(ge)或它们的化合物)中的至少一种形成，或者包括掺杂半导体材料和本征半导体材料(例如，硅(si)、锗(ge)或它们的化合物)中的至少一种，并且可以具有不同的晶体结构。下半导体图案lsp和上半导体图案usp可以具有多晶结构、非晶结构和单晶结构中的一种。下半导体图案lsp和上半导体图案usp可以处于未掺杂态，或者可以被掺杂为具有与基底10相同的导电类型。

下半导体图案lsp可以被设置为与基底10直接接触，并且穿透第一电极结构st1和第二电极结构st2的电极的最下面的一个电极。上半导体图案usp可以包括第一半导体图案sp1和第二半导体图案sp2。第一半导体图案sp1可以结合到下半导体图案lsp，并且可以具有拥有闭合的底部和敞开的顶部的管形状或通心粉(macaroni)形状。可以用绝缘间隙填充图案vi来填充第一半导体图案sp1的内部空间。另外，第一半导体图案sp1可以与第二半导体图案sp2的内表面和下半导体图案lsp的顶表面接触。换言之，第一半导体图案sp1可以使第二半导体图案sp2电连接到下半导体图案lsp。第二半导体图案sp2可以是具有敞开的顶部和底部的管结构或通心粉结构。第二半导体图案sp2可以与下半导体图案lsp间隔开(即，不接触)。

在一些实施例中，数据存储层ds可以设置在第一电极结构st1和第二电极结构st2与竖直结构vs之间。数据存储层ds可以包括被设置为穿透电极el的竖直绝缘层vp以及从电极el与竖直绝缘层vp之间的区域延伸以覆盖电极el的顶表面和底表面的水平绝缘层hp。

在一些实施例中，3d半导体装置可以是nandflash存储器装置。例如，置于电极结构st与竖直结构vs之间的数据存储层ds可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。存储在数据存储层ds中的数据可以使用富勒-诺德海姆(flower-nordheim)fn隧道效应来改变，fowler-nordheimfn隧道效应可以由竖直结构vs与电极结构st的电极el之间的电压差引起。

共源极区域csr可以设置在基底10中，并且设置在在单元阵列区域car上的电极结构的电极部分ep之间。共源极区域csr可以平行于电极结构的电极部分ep延伸或者沿第一方向d1延伸。在一些实施例中，共源极区域csr可以通过用第二导电类型的杂质掺杂基底10来形成。共源极区域csr可以掺杂有例如n型杂质(例如，砷(as)或磷(p))。

共源极塞csp可以结合到共源极区域csr，绝缘侧壁间隔件sp可以置于共源极塞csp与第一电极结构st1和第二电极结构st2的电极部分ep之间。共源极塞csp可以具有基本均匀的顶部宽度，并且可以平行于电极部分ep延伸或者沿第一方向d1延伸。

绝缘间隙填充层20可以设置在基底10上，以覆盖电极结构st。绝缘间隙填充层20可以具有基本平坦的顶表面，并且可以具有在从单元阵列区域car朝着连接区域cnr的方向上增加的厚度。例如，绝缘间隙填充层20可以被设置为在连接区域cnr上覆盖第一焊盘区域p1和第二焊盘区域p2或第一电极结构st1和第二电极结构st2的突出pp。

覆盖绝缘层30可以设置在绝缘间隙填充层20上，位线bl可以设置在覆盖绝缘层30上以沿第二方向d2延伸，并且与第一电极结构st1和第二电极结构st2的电极部分ep交叉。位线bl可以通过位线接触塞bplg电连接到竖直结构vs。另外，第一互连线cl1和第二互连线cl2可以设置在覆盖绝缘层30上，并且可以连接到第一接触塞cp1和第二接触塞cp2。

图11c是沿图9的线i-i'截取以示出据发明构思的一些实施例的3d半导体存储器装置的剖视图，图11d是图11c的部分'a'的放大的剖视图。为了简洁的描述，之前参照图3至图11b描述的元件可以通过相似或相同的附图标记来指示，并且不重复对其的重叠描述。

参照图11c和图11d，竖直结构vs可以被设置为穿透在单元阵列区域car上的第一电极结构st1和第二电极结构st2。竖直结构vs可以被设置为穿透第一电极ela和第二电极elb的电极部分ep，并且可以电连接到基底10。

在一些实施例中，每个竖直结构vs可以包括被设置为穿透电极结构st并且与基底10接触的第一半导体图案sp1以及置于电极结构st与第一半导体图案sp1之间的第二半导体图案sp2。

详细地，第一半导体图案sp1可以被设置为具有空心管结构或通心粉结构。第一半导体图案sp1可以具有闭合的底部，第一半导体图案sp1的内部空间可以用间隙填充绝缘图案vi来填充。可选择地，第一半导体图案sp1可以被设置为具有实心圆柱结构。第一半导体图案sp1可以与第二半导体图案sp2的内侧表面和基底10的顶表面接触。换言之，第一半导体图案sp1可以被设置为将第二半导体图案sp2电连接到基底10。在某些实施例中，第一半导体图案sp1可以具有位于比基底10的顶表面低的水平处的底表面。

第二半导体图案sp2可以是具有敞开的顶部和底部的管结构或通心粉结构。第二半导体图案sp2可以具有位于比第一半导体图案sp1的底表面高的水平处的底表面，并且与基底10间隔开。可选择地，第二半导体图案sp2可以与基底10直接接触。

第一半导体图案sp1和第二半导体图案sp2可以处于未掺杂状态，或者可以被掺杂为具有与基底10相同的导电类型。第一半导体图案sp1和第二半导体图案sp2可以被设置为具有多晶结构或单晶结构。

图11e是示出根据发明构思的一些实施例的3d半导体存储器装置的另一示例的剖视图。为了简洁的描述，之前参照图3至图11b描述的元件可以通过相似或相同的附图标记来指示，并且不重复对其的重叠描述。

参照图11e，沟道结构chs可以设置在单元阵列区域car上，以穿透第一电极结构st1和第二电极结构st2。例如，沟道结构chs可以被设置为穿透第一电极ela和第二电极elb的电极部分ep。

在一些实施例中，每个沟道结构chs可以包括被设置为穿透第一电极结构st1和第二电极结构st2的第一竖直沟道vs1和第二竖直沟道vs2，以及设置在第一电极结构st1和第二电极结构st2下方以将第一竖直沟道vs1和第二竖直沟道vs2彼此连接的水平沟道hs。第一竖直沟道vs1和第二竖直沟道vs2可以设置在穿透第一电极结构st1和第二电极结构st2的竖直孔中。水平沟道hs可以设置在形成在基底10的上部中的凹区域中。水平沟道hs可以设置在基底10与第一电极结构st1和第二电极结构st2之间，以将第一竖直沟道vs1和第二竖直沟道vs2彼此连接。

作为示例，水平沟道hs可以是连续地连接到第一竖直沟道vs1和第二竖直沟道vs2的中空结构(例如，管或通心粉)。例如，可以连接第一竖直沟道vs1、第二竖直沟道vs2和水平沟道hs，以形成单个管状结构。换言之，第一竖直沟道vs1、第二竖直沟道vs2和水平沟道hs可以是基本上不存在任何界面的单个连续的半导体图案。这里，半导体图案可以由半导体材料形成或包括半导体材料，并且可以具有单晶结构、非晶结构或多晶结构。另外，如上所述，数据存储层可以置于沟道结构chs、第一电极ela和第二电极elb之间。

在一些实施例中，每个沟道结构chs的第一竖直沟道vs1可以连接到位线bl中的对应的一条，第二竖直沟道vs2可以连接到共源极线csl。沟道结构chs可以彼此电分离，每个沟道结构chs的电位可以通过施加到第一电极结构st1和第二电极结构st2的电压来控制。例如，可以控制每个沟道结构chs的电位，以在位线bl与共源极线csl之间选择性地形成电流路径。

图12是示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的另一示例的平面图。图13a是示出在图12中所示的电极结构的第一电极中的一个的平面图，图13b是示出在图12中示出的电极结构的第二电极中的一个的平面图。在以下描述中，为了避免冗余将使对与图3至图11b的特征等同的特征的讨论最少化。

参照图12、图13a和图13b，第一电极结构st1和第二电极结构st2可以被设置在在基底10上，以沿第二方向d2彼此间隔开。第一电极结构st1和第二电极结构st2中的每个可以包括竖直地且交替地堆叠在基底10上的第一电极ela和第二电极elb。

如上所述，每个第一电极ela可以包括第一焊盘区域p1，第一焊盘区域p1位于连接区域cnr上，并且通过在其上的第二电极elb被暴露，每个第二电极elb可以包括第二焊盘区域p2，第二焊盘区域p2位于连接区域cnr上，并且通过在其上的第一电极ela被暴露。这里，第一电极ela的第一焊盘区域p1可以与第二电极elb的第二焊盘区域p2在第二方向d2上相邻。另外，第一电极结构st1的第一焊盘区域p1可以与第二电极结构st2的第一焊盘区域p1在第二方向d2上相邻。

参照图13a，第一电极结构st1和第二电极结构st2的第一电极ela中的每个可以包括多个电极部分ep、电极连接部分ecp以及一个或更多个突出pp。电极部分ep可以设置在单元阵列区域car上，以沿第一方向d1延伸，并且可以在第二方向d2上彼此间隔开。在与单元阵列区域car相邻的连接区域cnr上，电极连接部分ecp可以沿第二方向d2延伸，以使电极部分ep彼此水平地连接。突出pp可以从电极连接部分ecp沿第一方向d1延伸，并且可以在第二方向d2上彼此间隔开。作为示例，每个突出pp可以在第二方向d2上具有第二宽度w2，这里，第二宽度w2可以比电极部分ep的第一宽度w1大。当在第二方向d2上测量时，突出pp之间的距离可以与电极部分ep之间的距离基本上相等。当从电极连接部分ecp沿第一方向d1测量时，第一电极ela的全部突出pp可以具有第一长度d1。另外，第一电极ela的突出pp中的至少一个可以包括用作第一焊盘区域p1的部分。

参照图13b，第一电极结构st1和第二电极结构st2的第二电极elb中的每个可以包括多个电极部分ep、电极连接部分ecp以及一个或更多个突出pp。第二电极elb的突出pp可以包括从电极连接部分ecp沿第一方向d1延伸第一长度d1的第一突出pp1，以及从电极连接部分ecp沿第一方向d1延伸比第一长度d1短的第二长度d2的第二突出pp2。第一突出pp1和第二突出pp2中的每个可以在第二方向d2上具有第二宽度w2，第二宽度w2可以比电极部分ep的第一宽度w1大。当在第二方向d2上测量时，第一突出pp1与第二突出pp2之间的距离可以与电极部分ep之间的距离基本相等。第二电极elb的第一突出pp1可以包括用作第二焊盘区域p2的部分。

返回参照图12，当在平面图中观察时，第一电极ela和第二电极elb可以交替地堆叠在基底10上，第一电极ela和第二电极elb的电极连接部分ecp可以彼此叠置。换言之，第二电极elb的电极连接部分ecp可以设置在第一电极ela的电极连接部分ecp上。此外，第一电极ela和第二电极elb的突出pp在第一方向d1上的长度d1和d2可以随着距离基底10的竖直距离的增加而减小。

图14是示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的另一示例的平面图。图15a是示出在图14中示出的电极结构的第一电极中的一个的平面图，图15b是示出在图14中示出的电极结构的第二电极中的一个的平面图。在以下描述中，为了避免冗余将使对与图3至图11b的特征等同的特征的讨论最少化。

参照图14、图15a和图15b，第一电极结构st1和第二电极结构st2中的每个可以包括竖直地且交替地堆叠在基底10上的第一电极ela和第二电极elb。第一电极结构st1和第二电极结构st2的第一电极ela可以包括第一焊盘区域p1，第一焊盘区域p1位于连接区域cnr上，并且通过位于其上的第二电极elb被暴露，每个第二电极elb可以包括第二焊盘区域p2，第二焊盘区域p2位于连接区域cnr上，并且通过位于其上的第一电极ela被暴露。这里，第一电极ela的第一焊盘区域p1可以与第二电极elb的第二焊盘区域p2在第二方向d2上相邻。另外，第一电极结构st1的第一焊盘区域p1可以与第二电极结构st2的第一焊盘区域p1在第二方向d2上相邻。

参照图15a，每个第一电极ela可以包括设置在单元阵列区域car上以沿第一方向d1延伸的多个电极部分ep，以及沿第二方向d2延伸并且使电极部分ep彼此水平地连接的电极连接部分ecp。在一些实施例中，第一电极ela的电极连接部分ecp的侧表面可以与位于第一电极ela上的第二电极elb的突出pp的侧表面对齐。作为示例，第一电极ela的电极连接部分ecp的一部分可以通过位于第一电极ela上的第二电极elb被暴露，电极连接部分ecp的通过第二电极elb被暴露的暴露部分可以用作第一焊盘区域p1。

参照图15b，每个第二电极elb可以包括设置在单元阵列区域car上以沿第一方向d1延伸的多个电极部分ep、电极连接部分ecp和突出pp。作为示例，第二电极elb的突出pp的宽度可以等于或大于两倍的电极部分ep的宽度。第二电极elb的突出pp可以具有第二焊盘区域p2，第二电极elb的突出pp的侧表面可以与位于第二电极elb下的第一电极ela的电极连接部分ecp的侧表面对齐。

返回参照图14，第一电极ela和第二电极elb可以交替地堆叠在基底10上，当在平面图中的观察时，第一电极ela和第二电极elb的电极连接部分ecp可以彼此叠置。此外，第一电极ela的电极连接部分ecp在第一方向d1上的长度可以随着距离基底10的竖直距离的增加而减小。另外，第二电极elb的突出pp在第一方向d1上的长度可以随着距离基底10的竖直距离的增加而减小。

图16、图17和图18是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。

参照图16、图17和图18，基底10可以包括第一连接区域cnr1、第二连接区域cnr2以及位于第一连接区域cnr1与第二连接区域cnr2之间的单元阵列区域car。在一些实施例中，第一连接区域cnr1与第二连接区域cnr2可以在第一方向d1上彼此间隔开。

第一电极结构st1和第二电极结构st2可以设置基底10上，以在第二方向d2上彼此间隔开。第一电极结构st1和第二电极结构st2可以从单元阵列区域car沿第一方向d1延伸到第一连接区域cnr1与第二连接区域cnr2。第一电极结构st1和第二电极结构st2中的每个可以包括交替地且竖直地堆叠在基底10上的第一电极ela和第二电极elb。在一些实施例中，第一电极ela和第二电极elb在第一方向d1上的长度可以随着距离基底10的竖直距离的增加而减小。

例如，在第一电极结构st1和第二电极结构st2中，每个第一电极ela可以包括设置在第一连接区域cnr1和第二连接区域cnr2中的每个上的第一焊盘区域p1。第一电极ela的第一焊盘区域p1可以通过位于第一电极ela上的第二电极elb被暴露。相似地，每个第二电极elb可以包括设置在第一连接区域cnr1和第二连接区域cnr2中的每个上的第二焊盘区域p2。第二电极elb的第二焊盘区域p2可以通过位于第二电极elb上的第一电极ela被暴露。

在一些实施例中，在第一电极结构st1和第二电极结构st2中的每个中，第一电极ela的第一焊盘区域p1可以在第一方向d1上布置，第二电极elb的第二焊盘区域p2可以在第一方向d1上布置。第一焊盘区域p1和第二焊盘区域p2可以在第二方向d2上彼此相邻地设置。换言之，在第一连接区域cnr1和第二连接区域cnr2中的每个上，第一电极结构st1和第二电极结构st2中的每个可以具有由第一电极ela的端部形成的第一阶梯状结构，以及由第二电极elb的端部形成的第二阶梯状结构。这里，第一阶梯状结构和第二阶梯状结构可以在第二方向d2上彼此相邻。此外，第一电极结构st1的第一阶梯状结构可以与第二电极结构st2的第一阶梯状结构在第二方向d2上相邻，第一电极结构st1的第二阶梯状结构可以与第二电极结构st2的第二阶梯状结构在第二方向d2上相邻。

在一些实施例中，与图5a中所示的实施例相似，每个第一电极ela可以包括设置在单元阵列区域car上以沿第一方向d1延伸并且在第二方向d2上彼此间隔开的多个电极部分ep、设置在第一连接区域cnr1上以将电极部分ep彼此水平地连接的第一电极连接部分ecp1以及设置在第二连接区域cnr2上以将电极部分ep彼此水平地连接的第二电极连接部分ecp2。每个第一电极ela可以包括设置在第一连接区域cnr1上并且从第一电极连接部分ecp1沿第一方向d1延伸的突出pp，以及设置在第二连接区域cnr2上并且从第二电极连接部分ecp2沿第一方向d1延伸的突出pp。如参照图5a所述，当在第二方向d2上测量时，突出pp可以具有与电极部分ep的宽度相同的宽度，并且可以在第二方向d2上彼此间隔开。作为示例，在第一连接区域cnr1和第二连接区域cnr2上，每个第一电极ela的突出pp中的至少一个可以用作第一焊盘区域p1。

与图5b中所示的实施例相似，每个第二电极elb可以包括多个电极部分ep、设置在第一连接区域cnr1上以使电极部分ep彼此水平地连接的第一电极连接部分ecp1、设置在第二连接区域cnr2上以使电极部分ep彼此水平地连接的第二电极连接部分ecp2以及从第一电极连接部分ecp1和第二电极连接部分ecp2突出的突出pp1和pp2。如参照图5b所述，第二电极elb的突出pp可以包括第一突出pp1和第二突出pp2，其中，第一突出pp1从第一电极连接部分ecp1和第二电极连接部分ecp2中的每个沿第一方向d1延伸第一长度，第二突出pp2从第一电极连接部分ecp1和第二电极连接部分ecp2延伸比第一长度短的第二长度。另外，每个第二电极elb的第一突出pp1可以包括位于第一连接区域cnr1和第二连接区域cnr2上以用作第二焊盘区域p2的端部。

在第一电极结构st1和第二电极结构st2中，第一接触塞cp1可以分别结合到第一电极ela，第二接触塞cp2可以分别结合到第二电极elb。

对于第一电极结构st1，如图16中所示，第一接触塞cp1可以在第一连接区域cnr1上分别结合到第一电极ela的第一焊盘区域p1，第二接触塞cp2可以在第二连接区域cnr2上分别结合到第二电极elb的第二焊盘区域p2。对于第二电极结构st2，第一接触塞cp1可以在第二连接区域cnr2上分别结合到第一电极ela的第一焊盘区域p1，第二接触塞cp2可以在第一连接区域cnr1上分别结合到第二电极elb的第二焊盘区域p2。

在第一连接区域cnr1上，结合到第一电极结构st1的第一接触塞cp1可以被设置为与结合到第二电极结构st2的第二接触塞cp2在第二方向d2上间隔开第一水平距离l1。在一些实施例中，第一水平距离l1可以等于或大于第一电极ela和第二电极elb的电极部分ep的两倍宽度。相似地，在第二连接区域cnr2上，结合到第一电极结构st1的第二接触塞cp2可以被设置为与结合到第二电极结构st2的第一接触塞cp1在第二方向d2上间隔开第一水平距离l1。

在一些实施例中，第一互连线cl1可以分别结合到第一电极结构st1和第二电极结构st2的第一接触塞cp1，第二互连线cl2可以分别结合到第一电极结构st1和第二电极结构st2的第二接触塞cp2。作为示例，连接到第一电极结构st1的第一接触塞cp1的第一互连线cl1可以设置在第一连接区域cnr1上，连接到第一电极结构st1的第二接触塞cp2的第二互连线cl2可以设置在第二连接区域cnr2上。连接到第二电极结构st2的第一接触塞cp1的第一互连线cl1可以设置在第二连接区域cnr2上，连接到第二电极结构st2的第二接触塞cp2的第二互连线cl2可以设置在第一连接区域cnr1上。

如上所述，第一互连线cl1和第二互连线cl2中的每条可以包括被设置为沿第一方向d1延伸的第一部分以及被设置为沿第二方向d2延伸并且与第一接触塞cp1或第二接触塞cp2接触的第二部分。此外，当在平面图中观察时，连接到第一电极结构st1的第一互连线cl1可以被设置为与第一电极结构st1叠置。相似地，当在平面图中观察时，连接到第二电极结构st2的第二互连线cl2可以被设置为与第二电极结构st2叠置。在一些实施例中，在第一互连线cl1和第二互连线cl2中的第二部分的最大长度可以比第一电极结构st1和第二电极结构st2在第二方向d2上的宽度短。

如图17中所示，结合到第一电极结构st1和第二电极结构st2的第一接触塞cp1可以设置在第一连接区域cnr1上，结合到第一电极结构st1和第二电极结构st2的第二接触塞cp2可以设置在连接区域cnr2上。

在第一连接区域cnr1上，结合到第一电极结构st1的第一接触塞cp1可以与结合到第二电极结构st2的第一接触塞cp1在第二方向d2上间隔开第二水平距离l2，第二水平距离l2可以基本等于或大于第一电极ela的电极部分的宽度w1。

连接到第一电极结构st1的第一互连线cl1和连接到第二电极结构st2的第一互连线cl1可以以镜像对称的方式设置在第一连接区域cnr1上。相似地，连接到第一电极结构st1的第二互连线cl2和连接到第二电极结构st2的第二互连线cl2可以以镜像对称的方式设置在第二连接区域cnr2上。

如图18中所示，第一单元阵列块blk1、第二单元阵列块blk2和第三单元阵列块blk3可以在基底10上沿第二方向d2布置，第一单元阵列块blk1、第二单元阵列块blk2和第三单元阵列块blk3可以分别包括第一电极结构st1、第二电极结构st2和第三电极结构st3。

如参照图3和图4所述，第一电极结构st1、第二电极结构st2和第三电极结构st3中的每个可以被设置为在第一连接区域cnr1和第二连接区域cnr2上具有第一阶梯状结构和第二阶梯状结构。第一电极结构st1和第二电极结构st2可以以第一阶梯状结构在第二方向d2上彼此相邻的方式来设置，第二电极结构st2和第三电极结构st3可以以第二阶梯状结构在第二方向d2上彼此相邻的方式来设置。

作为示例，结合到第一电极结构st1和第三电极结构st3的第一接触塞cp1和第二接触塞cp2可以设置在第一连接区域cnr1上。结合到第二电极结构st2的第一接触塞cp1和第二接触塞cp2可以设置在第二连接区域cnr2上。这可以使得能够增加在第二方向d2上彼此相邻的第一接触塞cp1与第二接触塞cp2之间的距离，或者能够增加接触形成工艺中的工艺裕度。

连接到第一电极结构st1和第三电极结构st3的第一互连线cl1和第二互连线cl2可以设置在第一连接区域cnr1上，连接到第二电极结构st2的第一互连线cl1和第二互连线cl2可以设置在第二连接区域cnr2上。

当在平面图中观察时，连接到第一电极结构st1的第一互连线cl1和第二互连线cl2可以与第二电极结构st2的一部分部分地叠置。当在平面图中观察时，连接到第二电极结构st2的第一互连线cl1和第二互连线cl2可以与第一电极结构st1和第三电极结构st3的相邻于第二电极结构st2的部分叠置。因此，能够增加在第一连接区域cnr1和第二连接区域cnr2上的第一互连线cl1之间的水平间隔。换言之，能够增加用于连接到第一电极结构st1至第三电极结构st3的第一互连线cl1和第二互连线cl2的自由度。

图19和图20是示出根据发明构思的一些实施例的3d半导体存储器装置的单元阵列块的平面图和透视图。

参照图19和图20，基底10可以包括单元阵列区域car和连接区域cnr。多个单元阵列块可以设置在基底10上，每个单元阵列块可以包括从单元阵列区域car沿第一方向d1延伸到连接区域cnr的第一电极结构st1和第二电极结构st2。

第一电极结构st1和第二电极结构st2中的每个可以包括连续地堆叠在基底10上的第一电极ela、第二电极elb和第三电极elc。在一些实施例中，第一电极ela、第二电极elb和第三电极elc可以重复地且竖直地堆叠在基底10上。绝缘层可以置于第一电极ela、第二电极elb和第三电极elc之间。

这里，每个第一电极ela可以包括第一焊盘区域p1，第一焊盘区域p1位于连接区域cnr上，并且通过在其上的第二电极elb被暴露，每个第二电极elb可以包括第二焊盘区域p2，第二焊盘区域p2位于连接区域cnr上，并且通过在其上的第三电极elc被暴露。每个第三电极elc可以包括第三焊盘区域p3，第三焊盘区域p3通过位于其上的第一电极ela被暴露。

当在平面图中观察时，第一电极ela的第一焊盘区域p1可以沿第一方向d1布置，而且，它们可以位于距离基底10的不同竖直水平处。第二电极elb的第二焊盘区域p2和第三电极elc的第三焊盘区域p3可以被构造为具有与第一电极ela的第一焊盘区域p1基本相同的特征。因此，在连接区域cnr上，除了通过第一电极ela的第一焊盘区域p1形成的第一阶梯状结构以及通过第二电极elb的第二焊盘区域p2形成的第二阶梯状结构之外，第一电极结构st1和第二电极结构st2中的每个可以具有通过第三电极elc的第三焊盘区域p3形成的第三阶梯状结构。

当在平面图中观察时，第一焊盘区域p1、第二焊盘区域p2和第三焊盘区域p3可以沿第二方向d2布置。换言之，第一焊盘区域p1可以与第二焊盘区域p2在第二方向d2上相邻，第三焊盘区域p3可以与第二焊盘区域p2在第二方向d2上相邻。另外，在第二方向d2上彼此相邻的第一焊盘区域p1、第二焊盘区域p2和第三焊盘区域p3可以位于距离基底10的不同的竖直水平处。例如，第一焊盘区域p1、第二焊盘区域p2和第三焊盘区域p3的竖直部分可以在第二方向d2上以逐步的方式降低，因此，第一电极结构st1和第二电极结构st2中的每个可以在第二方向d2上具有阶梯状结构。

相邻的一对第一电极结构st1和第二电极结构st2可以以其第一阶梯状结构或第三阶梯状结构在第二方向d2上彼此相邻的方式来设置。换言之，在第二方向d2上彼此相邻的第一电极结构st1和第二电极结构st2可以以镜像对称的方式设置在连接区域cnr上。

详细地，如参照图5a所述，每个第一电极ela可以包括多个电极部分ep、将电极部分ep彼此连接的电极连接部分ecp以及从电极连接部分ecp突出的多个突出pp。这里，第一电极ela的突出pp中的至少一个可以包括用作第一焊盘区域p1的端部。

如参照图5b所述，每个第二电极elb可以包括多个电极部分ep、将电极部分ep彼此连接的电极连接部分ecp以及从电极连接部分ecp突出的第一突出pp1和第二突出pp2。

在第一电极结构st1和第二电极结构st2中的每个中，第二电极elb的第一突出pp1可以设置为覆盖位于第二电极elb下方的第一电极ela的突出pp，并且具有与第一电极ela的突出pp的侧表面对齐的侧表面。第二电极elb的第二突出pp2中的每个可以被设置为使第一电极ela的突出pp中的至少一个暴露。第二电极elb的第一突出pp1中的至少一个可以包括用作第二焊盘区域p2的端部。

在连接区域cnr上，每个第三电极elc可以被设置为使位于其下的第一电极ela和第二电极elb的部分暴露。例如，与第二电极elb相似，每个第三电极elc可以包括多个电极部分ep、连接电极部分ep的电极连接部分ecp以及从电极连接部分ecp突出的第一突出pp1和第二突出pp2。这里，第一突出pp1可以从电极连接部分ecp延伸第一长度，第二突出pp2可以从电极连接部分ecp延伸比第一长度短的第二长度。第三电极elc的第一突出pp1的数量可以比第二电极elb的第一突出pp1的数量少。

因此，在第一电极结构st1和第二电极结构st2中的每个中，每个第三电极elc可以使位于其下的第二电极elb的第一突出pp1中的一个暴露。第三电极elc的第一突出pp1可以延伸到位于第三电极elc的下方的第二电极elb的第一突出pp1上，并且可以具有与第二电极elb的第一突出pp1的侧表面对齐的侧表面。第三电极elc的第二突出pp2可以被设置为使位于第三电极elc下方的第二电极elb的第一突出pp1中的至少一个和位于第三电极elc下方的第一电极ela的突出pp中的至少一个暴露。第三电极elc的第一突出pp1中的至少一个可以包括用作第三焊盘区域p3的端部。

如上所述，当在平面图中观察时，第一电极ela、第二电极elb和第三电极elc可以竖直地且重复地堆叠在基底10上，使得其电极连接部分ecp和电极部分ep彼此叠置。

图21和图22是示出连接到图19和图20中示出的电极结构的接触塞的平面图和透视图。

参照图21和图22，在第一电极结构st1和第二电极结构st2中的每个中，第一接触塞cp1可以分别结合到第一电极ela的第一焊盘区域p1，第二接触塞cp2可以分别结合到第二电极elb的第二焊盘区域p2。另外，第三接触塞cp3可以分别结合到第三电极elc的第三焊盘区域p3。

第一接触塞cp1和第二接触塞cp2可以被设置为在第二方向d2上彼此间隔开，第一接触塞cp1和第二接触塞cp2的相邻接触塞之间的第一水平距离l1可以比第一电极ela、第二电极elb和第三电极elc的电极部分ep的宽度w1大。第三接触塞cp3可以被设置为与第二接触塞cp2在第二方向d2上水平地间隔开，第二接触塞cp2与第三接触塞cp3的相邻接触塞之间的第二水平距离l2可以比第一电极ela、第二电极elb和第三电极elc的电极部分ep的宽度w1大。作为示例，第二水平距离l2可以大于或等于第一水平距离l1。

在一些实施例中，结合到第一电极结构st1和第二电极结构st2中的每个的第一接触塞cp1的数量可以与第一电极ela的堆叠数量相同。结合到第一电极结构st1和第二电极结构st2中的每个的第二接触塞cp2的数量可以与第二电极elb的堆叠数量相同，结合到第一电极结构st1和第二电极结构st2中的每个的第三接触塞cp3的数量可以与第三电极elc的堆叠数量相同。即，在一些实施例中，构成第一电极结构st1和第二电极结构st2中的每个的电极的堆叠数量可以与结合到每个电极结构的接触塞cp1、cp2和cp3的数量相同。此外，第一接触塞cp1的竖直长度可以彼此不同，这对于第二接触塞cp2和第三接触塞cp3可以是适用的。

图23是示出连接到图19和图20中示出的电极结构的互连线的平面图。

参照图23，第一互连线cl1可以设置在连接区域cnr上，以分别结合到第一电极结构st1的第一接触塞cp1，第二互连线cl2可以设置在连接区域cnr上，以分别结合到第一电极结构st1的第二接触塞cp2。另外，第三互连线cl3可以设置在连接区域cnr上，以分别结合到第一电极结构st1的第三接触塞cp3。第一互连线cl1、第二互连线cl2和第三互连线cl3可以设置在距离基底10的同一竖直水平处。

在一些实施例中，连接到第一电极结构st1的第一电极ela的第一互连线cl1的数量可以与第一电极ela的数量相同，连接到第一电极结构st1的第二电极elb的第二互连线cl2的数量可以与第二电极elb的数量相同。连接到第一电极结构st1的第三电极elc的第三互连线cl3的数量可以与第三电极elc的数量相同。

第一互连线cl1、第二互连线cl2和第三互连线cl3中的每条可以包括沿第一方向d1延伸的第一部分以及沿第二方向d2延伸的第二部分。在第一电极结构st1上，第一互连线cl1、第二互连线cl2和第三互连线cl3的第一部分可以彼此隔开相同的距离。第一互连线cl1、第二互连线cl2和第三互连线cl3的第二部分可以分别与第一接触塞cp1、第二接触塞cp2和第三接触塞cp3接触。在一些实施例中，当在平面图中观察时，连接到第一电极结构st1的第一互连线cl1、第二互连线cl2和第三互连线cl3可以与第一电极结构st1的一部分叠置。

图24和图25是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。在以下描述中，为了避免冗余，将使对与图19至图23的特征等同的特征的讨论最少化。

参照图24和图25，基底10可以包括在第一方向d1上彼此间隔开的第一连接区域cnr1和第二连接区域cnr2，以及设置在第一连接区域cnr1与第二连接区域cnr2之间的单元阵列区域car。

第一电极结构st1和第二电极结构st2可以被设置为在第二方向d2上彼此间隔开。第一电极结构st1和第二电极结构st2中的每个可以包括连续地堆叠在基底10上的第一电极ela、第二电极elb和第三电极elc。第一电极ela、第二电极elb和第三电极elc可以被设置为从单元阵列区域car沿第一方向d1延伸到第一连接区域cnr1和第二连接区域cnr2。

如参照图19和图20所述，在第一连接区域cnr1和第二连接区域cnr2中的每个上，第一电极结构st1和第二电极结构st2可以具有第一阶梯状结构至第三阶梯状结构。例如，在第一连接区域cnr1和第二连接区域cnr2中的每个上，每个第一电极ela可以具有通过位于其上的第二电极elb被暴露的第一焊盘区域p1。在第一连接区域cnr1和第二连接区域cnr2中的每个上，每个第二电极elb可以具有通过位于其上的第三电极elc被暴露的第二焊盘区域p2。在第一连接区域cnr1和第二连接区域cnr2中的每个上，每个第三电极elc可以具有通过位于其上的第一电极ela被暴露的第三焊盘区域p3。

在一些实施例中，第一电极ela、第二电极elb和第三电极elc中每个可以包括设置在单元阵列区域car上以沿第一方向d1延伸的多个电极部分ep、设置在第一连接区域cnr1上以将电极部分ep彼此水平地连接的第一电极连接部分ecp1以及设置在第二连接区域cnr2上以使电极部分ep彼此水平地连接的第二电极连接部分ecp2。每个第一电极ela可以包括从第一电极连接部分ecp1和第二电极连接部分ecp2突出的突出pp，第二电极elb和第三电极elc中的每个可以包括从第一电极连接部分ecp1和第二电极连接部分ecp2突出的第一突出pp1和第二突出pp2。

在图24中示出的实施例中，第一接触塞cp1和第三接触塞cp3可以设置在第二连接区域cnr2上，第二接触塞cp2可以设置在第一连接区域cnr1上。例如，第一接触塞cp1可以设置在第二连接区域cnr2上，以结合到第一电极ela的第一焊盘区域p1，第三接触塞cp3可以设置在第二连接区域cnr2上，以结合到第三电极elc的第三焊盘区域p3。另外，第二接触塞cp2可以设置在第一连接区域cnr1上，以结合到第二电极elb的第二焊盘区域p2。因此，能够增加在第二方向d2上彼此相邻的接触塞cp1、cp2和cp3之间的水平距离。这可以使得能够增加形成接触塞cp1、cp2和cp3的工艺中的工艺裕度。

第一互连线cl1和第三互连线cl3可以设置在第二连接区域cnr2上，以分别结合到第一接触塞cp1和第三接触塞cp3，第二互连线cl2可以设置在第一连接区域cnr1上，以分别结合到第二接触塞cp2。

参照图25，作为另一示例，第一电极结构st1、第二电极结构st2和第三电极结构st3可以设置在基底10上，以在第二方向d2上彼此间隔开。与参照图19和图20描述的相似，在第一连接区域cnr1和第二连接区域cnr2上，第一电极结构st1、第二电极结构st2和第三电极结构st3中的每个可以包括有第一焊盘区域p1、第二焊盘区域p2和第三焊盘区域p3的第一电极ela、第二电极elb和第三电极elc。例如，在第一连接区域cnr1和第二连接区域cnr2上，第一电极结构st1、第二电极结构st2和第三电极结构st3中的每个可以设置为具有第一阶梯状结构至第三阶梯状结构。

在一些实施例中，第一电极结构st1的第一焊盘区域p1可以与第二电极结构st2的第一焊盘区域p1在第二方向d2上相邻，第二电极结构st2的第三焊盘区域p3可以与第三电极结构st3的第三焊盘区域p3在第二方向d2上相邻。

第一接触塞cp1、第二接触塞cp2和第三接触塞cp3可以分别结合到第一电极结构st1、第二电极结构st2和第三电极结构st3。在一些实施例中，连接到第一电极结构st1和第三电极结构st3的第一接触塞cp1、第二接触塞cp2和第三接触塞cp3可以设置在第一连接区域cnr1上，连接到第二电极结构st2的第一接触塞cp1、第二接触塞cp2和第三接触塞cp3可以设置在第二连接区域cnr2上。

另外，第一互连线cl1、第二互连线cl2和第三互连线cl3可以分别结合到第一接触塞cp1、第二接触塞cp2和第三接触塞cp3。结合到第一电极结构st1和第三电极结构st3的第一互连线cl1、第二互连线cl2和第三互连线cl3可以设置在第一连接区域cnr1上，结合到第二电极结构st2的第一互连线cl1、第二互连线cl2和第三互连线cl3可以设置在第二连接区域cnr2上。

图26和图27是示出根据发明构思的一些实施例的3d半导体存储器装置的电极结构的平面图和透视图。在以下描述中，为了避免冗余，将使对与图19至图23的特征等同的特征的讨论最少化。

参照图26和图27，第一电极结构st1和第二电极结构st2可以设置在基底10上，第一电极结构st1和第二电极结构st2中的每个可以包括竖直地且交替地堆叠在基底10上的第一电极ela、第二电极elb、第三电极elc和第四电极eld。此外，第一电极结构st1和第二电极结构st2中的每个可以包括绝缘层(未示出)，每个绝缘层置于第一电极ela、第二电极elb、第三电极elc和第四电极eld中相应的一对电极之间。第一电极ela、第二电极elb、第三电极elc和第四电极eld可以从单元阵列区域car沿第一方向d1延伸到连接区域cnr。

每个第一电极ela可以包括第一焊盘区域p1，第一焊盘区域p1位于连接区域cnr上，并且通过位于其上的第二电极elb被暴露，每个第二电极elb可以包括第二焊盘区域p2，第二焊盘区域p2位于连接区域cnr上，并且通过位于其上的第三电极elc被暴露。每个第三电极elc可以包括第三焊盘区域p3，第三焊盘区域p3通过位于其上的第四电极eld被暴露。每个第四电极eld可以包括第四焊盘区域p4，第四焊盘区域p4通过位于其上的第一电极ela被暴露。

当在平面图中观察时，第一电极ela的第一焊盘区域p1可以沿第一方向d1布置，而且，它们可以位于距离基底10的不同的竖直水平处。第二电极elb的第二焊盘区域p2、第三电极elc的第三焊盘区域p3和第四电极eld的第四焊盘区域p4可以被构造为具有与第一电极ela的第一焊盘区域p1基本相同的特征。因此，第一电极结构st1和第二电极结构st2中的每个可以具有通过第一焊盘区域p1形成的第一阶梯状结构、通过第二焊盘区域p2形成的第二阶梯状结构、通过第三焊盘区域p3形成的第三阶梯状结构和通过第四焊盘区域p4形成的第四阶梯状结构。另外，在第一电极结构st1和第二电极结构st2中的每个中，第一焊盘区域p1、第二焊盘区域p2、第三焊盘区域p3和第四焊盘区域p4可以沿第二方向d2布置。例如，第一焊盘区域p1、第二焊盘区域p2、第三焊盘区域p3和第四焊盘区域p4的竖直部分可以在第二方向d2上以逐步的方式降低，因此，第一电极结构st1和第二电极结构st2中的每个可以在第二方向d2上具有阶梯状结构。另外，第一电极结构st1和第二电极结构st2可以以这样的方式来设置：它们的第一焊盘区域p1、第二焊盘区域p2、第三焊盘区域p3和第四焊盘区域p4在连接区域cnr上以镜像对称的方式被设置。

如上所述，第一电极ela、第二电极elb、第三电极elc和第四电极eld中的每个可以包括多个电极部分ep、电极连接部分ecp和突出pp。第二电极elb、第三电极elc和第四电极eld中的每个可以包括从电极连接部分ecp延伸第一长度的至少一个第一突出pp1以及从电极连接部分ecp延伸比第一长度短的第二长度的至少一个第二突出pp2。在第二电极elb、第三电极elc和第四电极eld中的每个中，第一突出pp1中的至少一个可以用作焊盘区域。

在每个电极结构中，第二电极elb可以被设置为使位于其下的第一电极ela的突出pp中的一个的一部分被暴露。第三电极elc可以被设置为不仅使位于其下的第一电极ela的突出pp中的一个被暴露而且使位于其下的第二电极elb的突出pp中的一个被暴露。第四电极eld可以被设置为使位于其下的第一电极ela的突出pp中的一个、位于其下的第二电极elb的突出pp中的一个以及位于其下的第三电极elc的突出pp中的一个被暴露。

根据发明构思的一些实施例，在每个第二电极elb中，第一突出pp1的侧表面可以与位于所述第二电极elb下的第一电极ela的突出pp的侧表面对齐。在每个第三电极elc中，第一突出pp1的侧表面可以与位于所述第三电极elc下的第二电极elb的第一突出pp1的侧表面对齐，第二突出pp2的侧表面可以与位于所述第三电极elc下的第二电极elb的第二突出pp2的侧表面对齐。在每个第四电极eld中，第一突出pp1的侧表面可以与位于所述第四电极eld下的第三电极elc的第一突出pp1的侧表面对齐，第二突出pp2的侧表面可以与位于所述第四电极eld下的第三电极elc的第二突出pp2的侧表面对齐。

图28和图29是示出连接到图26和图27中示出的电极结构的接触塞的平面图和透视图。在下面的描述中，为了避免冗余，将使对与参照图26和图27描述的电极结构的特征等同的特征的讨论最少化。

参照图28和图29，第一接触塞cp1可以分别结合到第一电极ela的第一焊盘区域p1，第二接触塞cp2可以分别结合到第二电极elb的第二焊盘区域p2。相似地，第三接触塞cp3可以分别结合到第三电极elc的第三焊盘区域p3，第四接触塞cp4可以分别结合到第四电极eld的第四焊盘区域p4。

第一接触塞cp1的数量可以与构成第一电极结构st1和第二电极结构st2的第一电极ela的数量相同，第一接触塞cp1可以具有不同的竖直长度。第二接触塞cp2、第三接触塞cp3和第四接触塞cp4可以以与第一接触塞cp1的相似的方式来设置。

在一些实施例中，第一接触塞cp1、第二接触塞cp2、第三接触塞cp3和第四接触塞cp4可以被设置为在第二方向d2上彼此间隔开相同距离l。第一接触塞cp1、第二接触塞cp2、第三接触塞cp3和第四接触塞cp4之间在第二方向d2上的水平距离可以比每个电极的电极部分ep的宽度大。

图30是示出连接到图26和图27中示出的电极结构的互连线的平面图。

参照图30，在第一电极结构st1和第二电极结构st2中的每个中，第一互连线cl1可以分别结合到第一接触塞cp1，第二互连线cl2可以分别结合到第二接触塞cp2。另外，在第一电极结构st1和第二电极结构st2中的每个中，第三互连线cl3可以分别结合到第三接触塞cp3，第四互连线cl4可以分别结合到第四接触塞cp4。

第一互连线cl1、第二互连线cl2、第三互连线cl3和第四互连线cl4可以设置在距离基底10的同一竖直水平处。第一互连线cl1、第二互连线cl2、第三互连线cl3和第四互连线cl4中的每条可以包括沿第一方向d1延伸的第一部分和沿第二方向d2延伸的第二部分，第一互连线cl1、第二互连线cl2、第三互连线cl3和第四互连线cl4的第一部分可以被设置为在第二方向d2上彼此隔开相同距离。

图31和图32是示出根据发明构思的一些实施例的3d半导体存储器装置的平面图。

参照图31和图32，基底10可以包括第一连接区域cnr1和第二连接区域cnr2以及位于其间的单元阵列区域car。第一电极结构st1和第二电极结构st2可以设置在基底10上，以在第二方向d2上彼此间隔开。

如前面参照图26和图27描述的，第一电极结构st1和第二电极结构st2中的每个可以包括连续地且顺序地堆叠在基底10上的第一电极ela、第二电极elb、第三电极elc和第四电极eld。第一电极ela、第二电极elb、第三电极elc和第四电极eld的第一焊盘区域p1、第二焊盘区域p2、第三焊盘区域p3和第四焊盘区域p4可以设置在第一连接区域cnr1和第二连接区域cnr2上。另外，第一电极结构st1和第二电极结构st2的第一焊盘区域p1可以在第二方向d2上彼此相邻。

根据图31中示出的实施例，第一接触塞cp1和第四接触塞cp4可以设置在第二连接区域cnr2上，并且可以结合到第一电极结构st1和第二电极结构st2的第一焊盘区域p1和第四焊盘区域p4。第二接触塞cp2和第三接触塞cp3可以设置在第一连接区域cnr1上，并且可以结合到第一电极结构st1和第二电极结构st2的第二焊盘区域p2和第三焊盘区域p3。第一互连线cl1和第四互连线cl4可以在第二连接区域cnr2上结合到第一接触塞cp1和第四接触塞cp4，第二互连线cl2和第三互连线cl3可以在第一连接区域cnr1上结合到第二接触塞cp2和第三接触塞cp3。由于接触塞和互连线的设置，能够增加形成接触塞和互连线的工艺中的工艺裕度。

根据图32中示出的实施例，结合到第一电极结构st1的第一焊盘区域p1和第三焊盘区域p3的第一接触塞cp1和第三接触塞cp3以及第一互连线cl1和第三互连线cl3可以设置在第一连接区域cnr1上，结合到第一电极结构st1的第二焊盘区域p2和第四焊盘区域p4的第二接触塞cp2和第四接触塞cp4以及第二互连线cl2和第四互连线cl4可以设置在第二连接区域cnr2上。结合到第二电极结构st2的第二焊盘区域p2和第四焊盘区域p4的第二接触塞cp2和第四接触塞cp4以及第二互连线cl2和第四互连线cl4可以设置在第一连接区域cnr1上，结合到第二电极结构st2的第一焊盘区域p1和第三焊盘区域p3的第一接触塞cp1和第三接触塞cp3以及第一互连线cl1和第三互连线cl3可以设置在第二连接区域cnr2上。因此，结合到第一电极结构st1和第二电极结构st2的接触塞可以在第二方向d2上彼此间隔开相同距离。

图33至图36是示出根据发明构思的一些实施例的形成3d半导体存储器装置的电极结构的方法的透视图。

参照图33，可以在具有单元阵列区域car和连接区域cnr的基底10上形成分层结构100。分层结构100可以包括竖直地且交替地堆叠在基底10上的水平层hla、水平层hlb和绝缘层ild。在一些实施例中，可以使用以下图案化方法来形成参照图1至图32描述的第一电极ela、第二电极elb、第三电极elc和第四电极eld。换言之，水平层hla和水平层hlb可以用作以上所述的第一电极ela、第二电极elb、第三电极elc和第四电极eld。

水平层hla和水平层hlb可以由相对于绝缘层ild具有蚀刻选择性的材料形成。例如，绝缘层ild可以由氧化硅形成或者包括氧化硅，水平层hla和水平层hlb可以由氮化硅、氮氧化硅、多晶硅和金属中的至少一种形成或者包括氮化硅、氮氧化硅、多晶硅和金属中的至少一种。在一些实施例中，水平层hla和水平层hlb可以由相同的材料形成。

可以在分层结构100上形成第一掩模图案mp1。可以将第一掩模图案mp1形成为使分层结构100的在连接区域cnr上的部分被暴露。

然后，可以重复执行对第一掩模图案mp1的修整工艺和对分层结构100的蚀刻工艺。可以使用第一掩模图案mp1作为蚀刻掩模来执行蚀刻工艺，以蚀刻分层结构100的一部分，可以执行修整工艺以减小第一掩模图案mp1的尺寸。在一些实施例中，可以执行蚀刻工艺，以蚀刻通过第一掩模图案mp1被暴露的水平层hla和水平层hlb中的至少两个。换言之，在蚀刻工艺中的蚀刻深度可以等于或大于水平层hla和水平层hlb的两倍竖直间距。水平层hla和水平层hlb的竖直间距可以意指水平层hla和水平层hlb中竖直相邻的水平层的顶表面之间的竖直距离。可以执行修整工艺以，使第一掩模图案mp1的侧表面朝着单元阵列区域car水平地凹进预定深度，或者使第一掩模图案mp1的面积减小。这里，修整工艺的水平凹进深度可以对应于第一焊盘区域p1、第二焊盘区域p2、第三焊盘区域p3和第四焊盘区域p4中的每个在第一方向d1上的宽度。

在一些实施例中，如图34中所示，可以交替地执行对第一掩模图案mp1的修整工艺和对分层结构100的蚀刻工艺，以使水平层hlb的端部被暴露，在下文中，将这样的结构称作第一堆叠件110。换言之，第一堆叠件110可以在连接区域cnr上具有通过水平层hlb的暴露的端部而形成的第一阶梯状结构s1。

参照图35，可以在第一堆叠件110上形成第二掩模图案mp2。可以将第二掩模图案mp2形成为限定使第一堆叠件110的第一阶梯状结构s1的一部分暴露的开口。

可以使用第二掩模图案mp2作为蚀刻掩模来蚀刻第一堆叠件110的一部分。在这种情况下，在对第一堆叠件110的蚀刻工艺中的蚀刻深度可以比使用第一掩模图案mp1作为蚀刻掩模的蚀刻工艺中的蚀刻深度小。例如，在对第一堆叠件110的蚀刻工艺中的蚀刻深度可以基本等于水平层hl的竖直间距。作为示例，可以对第一堆叠件110执行蚀刻工艺，以使水平层hla的部分暴露，结果，可以在连接区域cnr上形成第二阶梯状结构s2。因此，可以在连接区域cnr上形成第一阶梯状结构s1和第二阶梯状结构s2，这样的结构将被称作第二堆叠件120。因为第二阶梯状结构s2是通过蚀刻第一阶梯状结构s1的一部分而形成的，所以第一阶梯状结构s1和第二阶梯状结构s2可以在第二方向d2上彼此相邻。

在第二堆叠件120的形成步骤之后，可以去除第二掩模图案mp2。

参照图36，可以在具有第一阶梯状结构s1和第二阶梯状结构s2的第二堆叠件120上形成第三掩模图案mp3。

当在平面图中观察时，每个第三掩模图案mp3可以包括第一线部分mp3a和第二线部分mp3b。第一线部分mp3a可以沿第一方向d1延伸，并且可以在第二方向d2上彼此间隔开。第二线部分mp3b可以形成在连接区域cnr上，以沿第二方向d2延伸，并且使第一线部分mp3a彼此连接。

可以使用第三掩模图案mp3作为蚀刻掩模来蚀刻第二堆叠件120，以形成在第二方向d2上彼此间隔开的第三堆叠件130。例如，可以形成第一沟槽t1，以使第三堆叠件130彼此水平地分离，可以形成第二沟槽t2，以使在单元阵列区域car上的电极部分ep彼此分离，第三沟槽t3可以形成为使在连接区域cnr上的突出pp彼此分离。

结果，每个第三堆叠件130可以具有第一阶梯状结构s1和第二阶梯状结构s2。这里，与参照图5a描述的第一电极ela类似，第三堆叠件130的水平层hla的每个可以包括电极部分ep、连接电极部分ep的电极连接部分ecp以及突出pp。另外，与参照图5b所述的第二电极elb类似，第三堆叠件130的水平层hlb的每个可以包括电极部分ep、连接电极部分ep的电极连接部分ecp以及第一突出pp1和第二突出pp2。

根据发明构思的一些实施例，多个电极可以竖直地堆叠在基底上。每个电极可以包括多个电极部分以及将电极部分彼此水平地连接的电极连接部分。因此，每个电极的全部的电极部分可以共同地结合到接触塞中的对应的一个，这可以使得能够增加两个相邻接触塞之间的水平距离。换言之，能够增加形成三维半导体装置的互连结构的工艺中的工艺裕度。

虽然已经具体地示出并描述了发明构思的示例实施例，但本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中作出形式和细节上的改变。