一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法与流程

本发明属于陶瓷电路制造领域，具体涉及一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法。

背景技术：

多层共烧陶瓷电路基板的常规制作工艺是：1)按照设计图形，分别在各层生瓷上制作导体图形、导体通孔、腔体等，2)将制作好导体图形、导体通孔和腔体的生瓷按照顺序叠层，然后通过加热加压的方法将其压制成致密的生瓷块，3)对压制好的生瓷块进行烧结，使生瓷与导体实现共烧，最终形成多层共烧陶瓷电路基板。由于生瓷大多是通过流延制得，因此在生瓷与对其支撑作用的膜带(mylar膜)之间会有残余应力，在经历冲孔、填孔、印刷、脱膜(脱去mylar膜)等工序以后往往会出现较大的变形，且这种变形具有区域随机分布和变形量各层不一的特点，导致层间的叠层对位精度变差，尤其对于元件/基板的射频性能产生不利影响，产品性能偏离，成品率低。

现有技术中采用的方法是将各层生瓷粘接在一个金属硬质边框上，通过固定的方式限制生瓷的变形，但这种方法需要给每一张生瓷配置一个金属边框，导致了工艺过程中半成品转移及储存的巨大负担，且粘贴边框所需的区域也降低了生瓷的有效利用率，导致生产效率降低、成本升高。

技术实现要素：

针对现有技术存在的问题，本发明的目的在于提供一种在多层陶瓷电路加工过程中抑制生瓷变形的方法，该方法无需额外的工装夹具或工艺设备，也不会对其它工艺环节产生影响，能够显著降低生瓷变形率，提高多层陶瓷电路基板的层间对位精度，且操作简单。

本发明的上述目的是通过以下技术方案实现的：

一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法，包括以下步骤：首先对生瓷进行脱膜、老化，再对老化后的生瓷二次贴膜，然后采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺进行加工。

生瓷与自带mylar膜之间存在流延残余应力，常规多次陶瓷电路加工过程中生瓷在脱膜以后发生形变，且各层形变量和形变区域不一，导致叠层时层间对位精度变差，大大影响成品的质量。本发明的发明人经研究发现，先将生瓷的自带膜撕掉，然后对不带膜的生瓷进行老化，从而消除流延的残余应力，让生瓷变形到位，再二次贴膜后进行后续加工可以很好的解决该问题，采用本发明的工艺方法可以有效的将生瓷形变率从0.06％以上降低到0.03％以下，效果与配置金属硬质边框的方法相当，而且操作极为简单，更节约成本。

本发明所述老化是在40～80℃温度下干燥20～40min，或者在干燥环境中自然放置8h以上。

本发明所述二次贴膜是指将老化后的生瓷重新贴上一层为单面具有低粘性的有机膜片，以使生瓷获得后续工艺加工过程的支撑。根据本发明的一个具体实施例，所述二次贴膜的有机膜片厚度为30μm～100μm，单面涂敷厚度为0.5μm～3μm的低粘性涂层。

根据本发明的一个具体实施例，所述低粘性涂层主要成份包括60％～79％粘接剂、20％～39％增塑剂、1％～5％离型剂。

所述粘接剂选自聚乙烯醇、聚乙烯醇缩丁醛、羟甲基纤维素、羟乙基纤维素钠中的一种或几种，所述增塑剂选自邻苯二甲酸二丁酯、邻苯二甲酸二辛酯、聚乙二醇中的一种或几种，所述离型剂为硅油或其衍生产品。

二次贴膜具有良好的尺寸稳定性，可防止老化的生瓷在加工过程中再次变形。所述低粘性涂层能满足粘贴需要，并且不与生瓷中固有的有机助剂起反应(防止改变生瓷的层压特性)，再次脱膜后粘性涂敷层在生瓷上无残留(防止改变生瓷的烧结特性)。

二次贴膜后采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺进行加工，该流程为本领域技术人员熟知的常规方法。

有益效果：本发明抑制生瓷变形的工艺方法，仅通过增加脱膜、老化、二次贴膜这些简单易行的操作步骤，无需更改其它环节工艺，就能够将生瓷形变率降低到0.03％以下，而生瓷直接加工导致的形变率至少在0.06％以上，从而保证了叠层时较高的层间对位精度。经比较，本发明的方法所实现的效果基本与给每一张生瓷配置一个金属边框的方法相当，但是，减少了后者半成品转移及储存的工作量，避免粘贴边框区域导致降低生瓷的有效利用率，而且更有利于全程自动化生产，提高生产效率，降低成本。

附图说明

图1是本发明方法对生瓷进行脱膜的步骤；

图2是本发明方法对生瓷进行老化的步骤；

图3是本发明方法对老化的生瓷进行二次贴膜步骤；

图4是本发明方法对老化的生瓷进行二次贴膜后的效果图；

1-生瓷本体，2-生瓷自带膜，3-老化的生瓷，4-二次贴膜。

具体实施方式

以下仅为本发明较佳的实施方式，不应该将此理解为本发明上述主题的范围仅限于以下的实例。凡基于本发明上述内容所实现的技术均属于本发明保护的范围。

实施例1

以下为在多层陶瓷电路加工过程中抑制生瓷变形的方法步骤，可参见图1-4：

1)生瓷裁切成标准工艺尺寸后，将生瓷自带mylar膜2从生瓷1上撕掉，如图1所示。

2)对不带膜的生瓷1在60℃温度下进行干燥，干燥时间为30min，获得形变到位的生瓷3，如图2所示。

3)将单面涂有1μm低粘性涂层的有机膜片4贴在变形到位的生瓷3上，如图3所示。有机膜片4的厚度为50μm。

4)二次贴膜后的生瓷如图4所示，生瓷3和有机膜4较好的贴合，在多层共烧陶瓷电路的工艺加工中能够使生瓷保持低的变形量。

5)采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺完成加工。

上述有机膜片的低粘性涂层，其成分包括76％聚乙烯醇缩丁醛，23％邻苯二甲酸二辛酯，1％硅油。

实施例2

以下为在多层陶瓷电路加工过程中抑制生瓷变形的方法步骤，可参见图1-4：

1)生瓷裁切成标准工艺尺寸后，将生瓷自带mylar膜2从生瓷1上撕掉，如图1所示。

2)对不带膜的生瓷1在10万级净化环境中自然放置8h，获得形变到位的生瓷3，如图2所示。

3)将单面涂有2.5μm低粘性涂层的有机膜片4贴在变形到位的生瓷3上，如图3所示。有机膜片4的厚度为75μm。

4)二次贴膜后的生瓷如图4所示，生瓷3和有机膜4较好的贴合，在多层共烧陶瓷电路的工艺加工中能够使生瓷保持低的变形量。

5)采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺完成加工。

上述有机膜片的低粘性涂层，其成分包括62％聚乙烯醇缩丁醛，37％邻苯二甲酸二辛酯，1％硅油。

传统方法是将覆有自带mylar膜的生瓷直接采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺完成加工。

本发明研究人员经大量统计发现，采用本发明的方法可将生瓷形变率由传统的0.06％以上降低到0.03％以下，效果显著，且操作简单。

技术特征：

技术总结
本发明公开了一种在多层陶瓷电路加工过程中抑制生瓷变形的工艺方法，包括步骤：首先对生瓷进行脱膜、老化，再对老化后的生瓷二次贴膜，然后采用常规的冲孔、填孔、印刷、脱膜、叠层、压层、烧结、分片、测试/检验的多层陶瓷电路工艺进行加工。该方法对生瓷进行脱膜、老化，消除流延的残余应力，让生瓷变形到位，再对老化后的生瓷二次贴膜后进行后续加工，将生瓷形变率从传统的0.06％以上降低到0.03％以下，有效解决多层陶瓷电路层间叠层对位精度差的问题，且与现有技术方法相比操作简单，制造成本低。

技术研发人员：岳帅旗;刘志辉;张刚;王娜
受保护的技术使用者：中国电子科技集团公司第二十九研究所
技术研发日：2017.04.10
技术公布日：2017.07.25