沟槽栅超结器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结(superjunction)器件。本发明还涉及一种沟槽栅超结器件的制造方法。

背景技术：

现有第三代超结结构需要在两个深沟槽即超结沟槽外延生长的柱(pillar)之间额外使用光罩光刻和刻蚀形成栅极沟槽，该栅极沟槽的引入使得器件步进(pitch)尺寸的缩小变得困难，且需要额外的光罩和光刻工艺，步进为超结结构中一个超结单元的宽度，即一个p柱和一个n柱的宽度和。如图1a至图1j所示，是现有沟槽栅超结器件的制造方法各步骤中的器件结构示意图，以n型器件为例，现有方法包括如下步骤：

如图1a所示，提供一n型外延层如n型硅外延层101，在所述n型外延层101的表面形成硬质掩模层102，硬质掩模层102能为氮化硅层，或者氧化硅和氮化硅的叠层。采用光刻工艺定义出超结沟槽的形成区域，依次对硬质掩模层102和n型外延层101进行刻蚀形成超结沟槽103。

如图1b所示，在所述超结沟槽103中填充p型外延层如p型硅外延层形成p型柱104，p型柱104之间的n型外延层101形成n型柱，n型柱101和p型柱104交替排列形成超结结构。p型柱104形成时需要先进行外延生长之后进行化学机械研磨(cmp)形成，cmp后硬质掩模层102会有一定的损耗。

如图1c所示，采用光刻工艺定义出栅极沟槽105的形成区域，之后对形成区域的n型外延层101进行刻蚀形成栅极沟槽105。由图1c所示可知，栅极沟槽105位于两个p型柱104之间。一个p型柱104和一个n型柱101组成一个超结单元，整个超结单元的宽度为超结结构的步进尺寸，由于需要在两个p型柱104之间形成栅极沟槽105，这会使得器件的步进尺寸的缩小变得困难，且栅极沟槽105需要单独采用光刻工艺进行定义，成本也较高。

如图1d所示，在栅极沟槽105的侧面和底部形成栅介质层如栅氧化层106。

如图1e所示，在所述栅极沟槽105中填充多晶硅形成多晶硅栅107。

如图1f所示，依次形成p阱108和n+区组成的源区109。

如图1g所示，去除所述硬质掩模层102，形成层间膜110，形成穿过所述层间膜110的接触孔112的开口111；如图1h所示，在开口111中填充金属形成完整的接触孔112。

如图1i所示，形成正面金属层113，对所述正面金属层113进行图形化形成源极和栅极。

如图1j所示，对所述n型外延层101进行背面减薄并在减薄后的n型外延层101的背面形成漏区，之后再形成背面金属层114，由背面金属层114组成漏极。

技术实现要素：

本发明所要解决的技术问题是提供一种沟槽栅超结器件，能消除栅极沟槽对超结结构的步进的影响，从而能缩小超结结构的步进。为此，本发明还提供一种沟槽栅超结器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅超结器件包括：

由交替排列的第二导电类型柱和第一导电类型柱组成的超结结构，所述第二导电类型柱由填充于形成于第一导电类型外延层中的超结沟槽中的第二导电类型外延层组成，所述第一导电类型柱由各所述第二导电类型柱之间的所述第一导电类型外延层组成。

沟槽栅包括形成于栅极沟槽的侧面的栅介质层和形成于所述栅极沟槽底部表面的底部介质层以及填充于所述栅极沟槽中的多晶硅栅；所述栅极沟槽为通过对所述超结沟槽顶部的所述第二导电类型外延层进行回刻形成，使得所述栅极沟槽和所述超结沟槽呈自对准结构，所述沟槽栅和所述第二导电类型柱呈自对准结构，从而消除所述沟槽栅对所述超结结构的步进的影响。

进一步的改进是，还包括：

体区，由形成于所述第一导电类型外延层表面的第二导电类型阱组成，所述多晶硅栅侧面覆盖所述体区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。

源区，由形成于所述体区表面的第一导电类型重掺杂区组成。

层间膜，穿过所述层间膜的接触孔和由正面金属层图形化形成的源极和栅极，所述源极通过对应的接触孔连接底部的所述源区和所述体区，所述栅极通过对应的接触孔连接所述多晶硅栅。

漏区，由形成于所述第一导电类型外延层背面的第一导电类型重掺杂区组成。

在所述漏区的背面形成有由背面金属层组成的漏极。

进一步的改进是，所述栅介质层由氧化层组成，所述底部介质层由氧化层组成。

进一步的改进是，所述底部介质层的厚度大于所述栅介质层的厚度。

进一步的改进是，沟槽栅超结器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，所述沟槽栅超结器件为p型器件，第一导电类型为p型，第二导电类型为n型。

为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：

步骤一、提供第一导电类型外延层，通过光刻工艺定义出第二导电类型柱的形成区域。

步骤二、对所述第二导电类型柱的形成区域的所述第一导电类型外延层进行刻蚀形成超结沟槽。

步骤三、在所述超结沟槽中填充第二导电类型外延层形成第二导电类型柱，由交替排列的所述第二导电类型柱和所述第一导电类型柱组成的超结结构，所述第一导电类型柱由各所述第二导电类型柱之间的所述第一导电类型外延层组成。

步骤四、采用步骤一中所述第二导电类型柱的形成区域的光刻工艺自对准定义出栅极沟槽的形成区域，对所述栅极沟槽的形成区域中的所述超结沟槽顶部的所述第二导电类型外延层进行回刻形成所述栅极沟槽。

步骤五、在所述栅极沟槽的底部形成底部介质层，在所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充多晶硅形成多晶硅栅；所述沟槽栅和所述第二导电类型柱呈自对准结构，用以消除所述沟槽栅对所述超结结构的步进的影响。

进一步的改进是，步骤一中在进行光刻工艺之前还包括在所述第一导电类型外延层的表面形成硬质掩模层的步骤。

定义出所述第二导电类型柱的形成区域之后将所述第二导电类型柱的形成区域中的所述硬质掩模层去除，并以所述硬质掩模层作为步骤二中所述超结沟槽刻蚀时的掩模。

进一步的改进是，步骤三中填充所述第二导电类型外延层还需对采用化学机械研磨工艺对所述第二导电类型外延层进行回刻，该回刻将所述超结沟槽外的所述第二导电类型外延层去除并以所述硬质掩模层为终止层。

进一步的改进是，步骤四中以回刻后剩余的所述硬质掩模层自对准定义出栅极沟槽的形成区域。

进一步的改进是，步骤五中的所述底部介质层采用先在所述栅极沟槽中填充所述底部介质层的材料，之后对填充的所述底部介质层的材料进行回刻得到所需厚度且仅位于所述栅极沟槽底部的所述底部介质层。

进一步的改进是，所述栅介质层由氧化层组成，所述栅介质层采用热氧化工艺形成；所述底部介质层由氧化层组成。

进一步的改进是，所述底部介质层的厚度大于所述栅介质层的厚度。

进一步的改进是，所述硬质掩模层为氮化硅层，或者所述硬质掩模层为氧化硅和氮化硅层的叠层。

进一步的改进是，还包括如下步骤：

步骤六、采用离子注入加推阱工艺在所述第一导电类型外延层表面形成第二导电类型阱，由所述第二导电类型阱组成体区；所述多晶硅栅侧面覆盖所述体区，被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。

步骤七、在所述体区表面形成由第一导电类型重掺杂区组成源区。

步骤八、形成层间膜；形成穿过所述层间膜的接触孔；形成正面金属层；对所述正面金属层进行图形化形成源极和栅极，所述源极通过对应的接触孔连接底部的所述源区和所述体区，所述栅极通过对应的接触孔连接所述多晶硅栅。

步骤九、对所述第一导电类型外延层进行背面减薄并在减薄后的所述第一导电类型外延层的背面形成由第一导电类型重掺杂区组成漏区。

步骤十、在所述漏区的背面形成背面金属层，由所述背面金属层组成漏极。

进一步的改进是，沟槽栅超结器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，所述沟槽栅超结器件为p型器件，第一导电类型为p型，第二导电类型为n型。

本发明的栅极沟槽为通过对超结沟槽顶部的第二导电类型外延层进行回刻形成，使得栅极沟槽和超结沟槽呈自对准结构，沟槽栅和第二导电类型柱呈自对准结构，相对于现有技术中栅极沟槽位于超结沟槽之间的结构，本发明能消除沟槽栅对超结结构的步进的影响，从而有利于超结结构的步进尺寸的减少并能实现超结结构的步进尺寸的缩小。

另外，由于本发明的栅极沟槽和超结沟槽之间呈自对准结构，故不需要额外采用光刻工艺单独定义栅极沟槽，从而能节省一层光罩，从而能降低成本。

另外，本发明通过减少超结结构的步进尺寸后，能在保持相同的耐压能力下进一步的提供p型柱和n型柱的掺杂浓度，从而能降低超结器件的漂移区的电阻率，降低器件的正向导通电阻。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1a-图1j是现有沟槽栅超结器件的制造方法各步骤中的器件结构示意图；

图2是本发明实施例沟槽栅超结器件的结构示意图；

图3a-图3k是本发明实施例沟槽栅超结器件的制造方法各步骤中的器件结构示意图。

具体实施方式

如图2所示，是本发明实施例沟槽栅超结器件的结构示意图；本发明实施例沟槽栅超结器件包括：

由交替排列的第二导电类型柱3和第一导电类型柱1组成的超结结构，所述第二导电类型柱3由填充于形成于第一导电类型外延层1中的超结沟槽2中的第二导电类型外延层组成，所述第一导电类型柱1由各所述第二导电类型柱3之间的所述第一导电类型外延层1组成。

沟槽栅包括形成于栅极沟槽4的侧面的栅介质层5和形成于所述栅极沟槽4底部表面的底部介质层6以及填充于所述栅极沟槽4中的多晶硅栅7；所述栅极沟槽4为通过对所述超结沟槽2顶部的所述第二导电类型外延层进行回刻形成，使得所述栅极沟槽4和所述超结沟槽2呈自对准结构，所述沟槽栅和所述第二导电类型柱3呈自对准结构，从而消除所述沟槽栅对所述超结结构的步进的影响。

还包括：

体区8，由形成于所述第一导电类型外延层1表面的第二导电类型阱组成，所述多晶硅栅7侧面覆盖所述体区8，被所述多晶硅栅7侧面覆盖的所述体区8表面用于形成沟道。

源区9，由形成于所述体区8表面的第一导电类型重掺杂区组成。

层间膜10，穿过所述层间膜10的接触孔11和由正面金属层12图形化形成的源极和栅极，所述源极通过对应的接触孔11连接底部的所述源区9和所述体区8，所述栅极通过对应的接触孔11连接所述多晶硅栅7。

漏区，由形成于所述第一导电类型外延层1背面的第一导电类型重掺杂区组成。

在所述漏区的背面形成有由背面金属层13组成的漏极。

本发明实施例器件中，所述栅介质层5由氧化层组成，所述底部介质层6由氧化层组成。所述底部介质层6的厚度大于所述栅介质层5的厚度。

本发明实施例沟槽栅超结器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其它实施例中，也能为：所述沟槽栅超结器件为p型器件，第一导电类型为p型，第二导电类型为n型。

由图2所示可知，本发明实施例的栅极沟槽4为通过对超结沟槽2顶部的第二导电类型外延层进行回刻形成，使得栅极沟槽4和超结沟槽2呈自对准结构，沟槽栅和第二导电类型柱3呈自对准结构，相对于现有技术中栅极沟槽位于超结沟槽之间的结构，本发明实施例能消除沟槽栅对超结结构的步进的影响，从而有利于超结结构的步进尺寸的减少并能实现超结结构的步进尺寸的缩小。

另外，由于本发明实施例的栅极沟槽4和超结沟槽2之间呈自对准结构，故不需要额外采用光刻工艺单独定义栅极沟槽4，从而能节省一层光罩，从而能降低成本。

另外，本发明实施例通过减少超结结构的步进尺寸后，能在保持相同的耐压能力下进一步的提高p型柱和n型柱的掺杂浓度，从而能降低超结器件的漂移区的电阻率，降低器件的正向导通电阻。

如图3a至图3k所示，是本发明实施例沟槽栅超结器件的制造方法各步骤中的器件结构示意图，本发明实施例沟槽栅超结器件的制造方法包括如下步骤：

步骤一、如图3a所示，提供第一导电类型外延层1，在所述第一导电类型外延层1的表面形成硬质掩模层201的步骤。较佳为，所述硬质掩模层201为氮化硅层，或者所述硬质掩模层201为氧化硅和氮化硅层的叠层。

通过光刻工艺定义出第二导电类型柱3的形成区域。

步骤二、如图3a所示，采用刻蚀工艺将所述第二导电类型柱3的形成区域中的所述硬质掩模层201去除，并以所述硬质掩模层201作为掩模对所述第二导电类型柱3的形成区域的所述第一导电类型外延层1进行刻蚀形成超结沟槽2。步骤一形成光刻胶可以在所述硬质掩模层201的刻蚀工艺完成后去除，也能在超结沟槽2形成之后去除。

步骤三、如图3b所示，在所述超结沟槽2中填充第二导电类型外延层形成第二导电类型柱3，由交替排列的所述第二导电类型柱3和所述第一导电类型柱1组成的超结结构，所述第一导电类型柱1由各所述第二导电类型柱3之间的所述第一导电类型外延层1组成。

较佳为，本步骤中填充所述第二导电类型外延层之后还需对采用化学机械研磨工艺对所述第二导电类型外延层进行回刻，该回刻将所述超结沟槽2外的所述第二导电类型外延层去除并以所述硬质掩模层201为终止层。

步骤四、如图3c所示，采用步骤一中所述第二导电类型柱3的形成区域的光刻工艺自对准定义出栅极沟槽4的形成区域；较佳为，以回刻后剩余的所述硬质掩模层201自对准定义出栅极沟槽4的形成区域。对所述栅极沟槽4的形成区域中的所述超结沟槽2顶部的所述第二导电类型外延层进行回刻形成所述栅极沟槽4。

步骤五、在所述栅极沟槽4的底部形成底部介质层6。较佳为，形成底部介质层6的步骤包括：如图3d所示，先在所述栅极沟槽4中填充所述底部介质层6的材料202；如图3e所示，之后对填充的所述底部介质层6的材料202进行回刻得到所需厚度且仅位于所述栅极沟槽4底部的所述底部介质层6。较佳为，所述底部介质层6由氧化层组成。

如图3f所示，在所述栅极沟槽4的侧面形成栅介质层5。较佳为，所述栅介质层5由氧化层组成，所述栅介质层5采用热氧化工艺形成。所述底部介质层6的厚度大于所述栅介质层5的厚度。

如图3g所示，在所述栅极沟槽4中填充多晶硅形成多晶硅栅7；所述沟槽栅和所述第二导电类型柱3呈自对准结构，用以消除所述沟槽栅对所述超结结构的步进的影响。

还包括如下步骤：

步骤六、如图3h所示，采用离子注入加推阱工艺在所述第一导电类型外延层1表面形成第二导电类型阱，由所述第二导电类型阱组成体区8；所述多晶硅栅7侧面覆盖所述体区8，被所述多晶硅栅7侧面覆盖的所述体区8表面用于形成沟道。

步骤七、如图3h所示，在所述体区8表面形成由第一导电类型重掺杂区组成源区9。

步骤八、如图3i所示，去除所述硬质掩模层201，之后形成层间膜10。

形成穿过所述层间膜10的接触孔11的开口203，之后在开口203中填充金属形成完整的接触孔11。

如图3j所示，形成正面金属层12。

如图3k所示，对所述正面金属层12进行图形化形成源极和栅极，所述源极通过对应的接触孔11连接底部的所述源区9和所述体区8，所述栅极通过对应的接触孔11连接所述多晶硅栅7。

步骤九、如图2所示，对所述第一导电类型外延层1进行背面减薄并在减薄后的所述第一导电类型外延层1的背面形成由第一导电类型重掺杂区组成漏区。

步骤十、如图2所示，在所述漏区的背面形成背面金属层13，由所述背面金属层13组成漏极。

本发明实施例方法中，沟槽栅超结器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其它实施例中也能为：所述沟槽栅超结器件为p型器件，第一导电类型为p型，第二导电类型为n型。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。