一种沟槽式晶体管结构及其制造方法与流程

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种沟槽式晶体管结构及其制造方法。

背景技术：

半导体集成电路(ic)工业经历了迅速的发展。在ic的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。ic性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造ic的复杂性。

在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工艺持续发展到纳米技术工艺节点，为了克服短沟道效应和提高单位面积的驱动电流密度，一些制造厂商已经开始考虑如何从平面cmos晶体管向三维鳍式场效应管(finfet)器件结构的过渡问题。finfet器件是一种多栅mos器件，这种结构由于具有更多的栅控面积，更窄的沟道耗尽区域而拥有非常突出的短沟道控制力和很高的驱动电流。与平面晶体管相比，finfet器件比传统的mos结构能更好地控制有源区中的载流子，提供更大的驱动电流，因而提高了器件性能。并且，finfet器件由于改进了对沟道的控制，从而减小了短沟道效应。

然而，finfet器件需要在衬底之上进行整体制作，并形成一致的结构；由于finfet器件制作中的非平面工艺与现有的cmos平面工艺难以兼容，造成finfet器件的形成工艺非常复杂，且成本高昂，这制约了finfet器件向低成本、高效率生产的迅速发展。

因此，需要提出一种既能增强晶体管性能，同时又可避免finfet器件制作中复杂的非平面工艺的新型晶体管结构。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种沟槽式晶体管结构及其制造方法，以在增强晶体管性能的同时，更易于工艺集成的简化和成本的降低。

为实现上述目的，本发明的技术方案如下：

一种沟槽式晶体管结构，包括：

水平形成于衬底表面的条形沟槽，所述沟槽内填充有栅电极材料，以形成栅电极；

衬底中沿沟槽侧壁及底部形成的沟道层；

衬底中位于沟道层外侧、并围绕沟槽条形两侧及底部分别形成的源极、漏极。

优选地，所述栅电极与沟道层之间的所述沟槽内壁处以及栅电极表面设有栅电极介质层。

优选地，所述沟槽的至少一端的栅电极表面设有栅电极导电引出，所述源极、漏极的上表面设有源极、漏极导电引出。

优选地，所述沟槽至少一端的端部具有延展部，所述延展部的栅电极表面设有栅电极导电引出。

优选地，当所述沟槽的两端都设有栅电极导电引出时，所述源极、漏极分别靠近沟槽的一端并相邻该端栅电极导电引出设置。

优选地，当所述沟槽的其中一端设有栅电极导电引出时，所述源极、漏极远离该端栅电极导电引出设置。

优选地，所述源极或漏极位于不设有栅电极导电引出的所述沟槽的另一端端部。

一种沟槽式晶体管结构的制造方法，包括以下步骤：

提供一衬底，在所述衬底表面形成水平方向的条形沟槽；

在衬底中利用沟槽侧壁及底部形成沟道层；

在沟槽内壁处形成栅电极介质层，在沟槽内填充栅电极材料，形成栅电极；

在沟道层外侧的沟槽条形两侧及底部形成围绕沟槽的源极、漏极；

在沟槽的至少一端的栅电极表面形成栅电极导电引出，在源极、漏极的上表面形成源极、漏极导电引出。

优选地，当在沟槽的两端都形成栅电极导电引出时，使所述源极、漏极形成在分别靠近沟槽的一端并相邻该端栅电极导电引出位置；当在沟槽的其中一端形成栅电极导电引出时，使所述源极、漏极形成在远离该端栅电极导电引出位置，并使所述源极或漏极位于不设有栅电极导电引出的所述沟槽的另一端端部。

优选地，通过注入形成沟道层以及源极、漏极，并在进行源极、漏极注入前，在沟道层表面形成注入阻挡层。

从上述技术方案可以看出，本发明通过在衬底表面形成条形沟槽，利用沟槽侧壁及底部形成沟道层，并在沟槽内壁处形成栅电极介质层，在沟槽内填充栅电极材料形成栅电极，同时在沟道层外侧的沟槽条形两侧及底部形成围绕沟槽的环形源极、漏极，将传统在衬底之上形成栅电极的方式改进为在衬底中形成栅电极，可完全与平面cmos工艺兼容，从而既能增强晶体管的性能，同时又避免了finfet制作中复杂的非平面工艺，因此更易于工艺集成的简化和成本的降低。

附图说明

图1是本发明一较佳实施例的一种沟槽式晶体管结构示意图；

图2是本发明另一较佳实施例的一种沟槽式晶体管结构示意图；

图3是一种沟槽结构立体图；

图4是一种沟槽结构截面图；

图5是一种源极(漏极)结构截面图；

图6是一种栅电极导电引出结构截面图。

具体实施方式

本发明通过在衬底表面形成条形沟槽，利用沟槽侧壁及底部形成沟道层，并在沟槽内壁处形成栅电极介质层，在沟槽内填充栅电极材料形成栅电极，同时在沟道层外侧的沟槽条形两侧及底部形成围绕沟槽的环形源极、漏极，将传统在衬底之上形成栅电极的方式改进为在衬底中形成栅电极，可完全与平面cmos工艺兼容，从而既能增强晶体管的性能，同时又避免了finfet制作中复杂的非平面工艺，因此更易于工艺集成的简化和成本的降低。

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图1，图1是本发明一较佳实施例的一种沟槽式晶体管结构示意图。如图1所示，本发明的一种沟槽式晶体管结构，包括：形成于衬底中的栅电极3，源极1和漏极4，位于栅电极3上下两端表面的栅电极导电引出6、6’，位于源极1表面的源极导电引出2和2’以及位于漏极4表面的漏极导电引出5和5’等结构。

请参阅图3和图4，图3是一种沟槽结构立体图，图4是一种沟槽结构截面图。如图3所示，衬底8可以采用常规的硅衬底或其他适用衬底；在衬底8上，自衬底表面向下水平设有长条形的沟槽9，沟槽9可具有垂直或近似垂直方向的侧壁。如图4所示，在图3中的所述沟槽9内填充有栅电极材料，例如多晶硅或者金属，以形成多晶硅或者金属栅电极3。

请继续参阅图4和图1。在衬底8中，自衬底表面沿沟槽9的侧壁及沟槽的底部形成有沟道层10；沟道层10将整个条形沟槽9包围。在所述栅电极3与沟道层10之间的所述沟槽9的内壁处、即沿沟槽9的内壁表面设有栅电极介质层7，例如可以是氧化物介质层、高k介质层或其他介电层。栅电极介质层7可延续至栅电极3的上表面甚至包括衬底8的表面。

请参阅图5，图5是一种源极(漏极)结构截面图；并请同时参阅图1、图3。如图5所示，在衬底8中，自衬底表面沿沟道层的外侧、并围绕沟槽条形两侧及底部分别形成有源极1和漏极4。源极1和漏极4各自将一段沟槽9包围，形成围绕栅电极3和沟道层10的环形源极1和环形漏极4。

与常规的沟道层以及源级和漏级结构相比，形成沿沟槽侧壁及沟槽底部分布的沟道层以及围绕沟槽的环形源极和漏极结构形式，可对沟槽底部空间进行充分的利用，提高器件性能。

请参阅图1、图5和图6。在条形沟槽9的上下两端，分别设有栅电极导电引出6和6’；并且，在所述源极1、漏极4的上表面分别设有源极、漏极导电引出2和2’、5和5’。其中，源极、漏极导电引出可在源极、漏极位于沟槽左右两侧的上表面处分别设置一个。

栅电极导电引出以及源极、漏极导电引出以外的器件表面可通过覆盖的栅电极介质层进行隔离。

将沟槽两端的栅电极导电引出6和6’相连接出，可消除因沟槽长度较长所带来的电位差影响。将源极1的两侧源极导电引出2和2’相连接出，并将漏极4的两侧漏极导电引出5和5’相连接出，可提高对沟道的均匀控制能力，加速读入/读出速度。总体而言，上述沟槽式晶体管结构可以增加驱动电流，从而增强晶体管的性能。

请参阅图1。作为可选的实施方式，所述沟槽条形两端的端部可分别具有延展部，例如图示横向的延展部；延展部的沟槽中同样填充有栅电极材料，并在沟槽内壁具有栅电极介质层。延展部实际就是条形沟槽在其两端处的扩展结构，因而整个沟槽、即栅电极形成“工”字形的结构形态；在所述延展部的栅电极表面设有栅电极导电引出6和6’。

从图1的投影方向看，栅电极导电引出6和6’的面积小于栅电极3延展部的面积；源极、漏极导电引出2和2’、5和5’的面积小于源极1、漏极4的面积。

请参阅图1。当所述沟槽的两端都设有栅电极导电引出6和6’时，所述源极1、漏极4分别靠近沟槽的一端设置，并各自相邻该端的栅电极导电引出6’、6设置，可提高栅电极的控制效果。

请参阅图2，图2是本发明另一较佳实施例的一种沟槽式晶体管结构示意图。如图2所示，本实施例中的沟槽式晶体管结构与图1中沟槽式晶体管结构的区别在于，仅在所述栅电极3(沟槽)的其中一端(下端)设有栅电极导电引出6’，因而整个沟槽、即栅电极形成“t”字形的结构形态。

在此情况下，当所述栅电极3(沟槽)的其中一端设有栅电极导电引出6’时，则将所述源极1、漏极4远离该端栅电极导电引出6’设置。例如，可将所述源极1设置在近栅电极导电引出6’一侧、但与栅电极导电引出6’明显分离的沟槽两侧(及沟槽底部)位置(其具体位置可通过设计要求得到)，而将所述漏极4’设置在不设有栅电极导电引出的所述沟槽的另一端端部。此时，可使得漏极4’的一部分围绕沟槽条形两侧及底部设置，剩余的部分将沟槽上端完全包围。这样，在源极1表面仍需要设置两个源极导电引出2和2’，而在漏极4’表面只需要设置一个漏极导电引出5’’即可。当栅电极长度较长时，此设置方式使得源极、漏极远离栅电极导电引出，可减小寄生电容。而作为交换，也会因此损失一定的面积。图2实施例中沟槽式晶体管结构与图1实施例中沟槽式晶体管结构的其他方面可相同或近似。

下面通过具体实施方式及附图，对本发明的一种沟槽式晶体管结构的制造方法进行详细说明。

本发明的一种沟槽式晶体管结构的制造方法，可用于制造上述图1-图6所示的沟槽式晶体管结构，包括以下步骤：

提供一衬底8，例如可以是硅衬底或其他适用衬底。首先，在所述衬底上可采用cmos光刻、刻蚀工艺，在所述衬底表面形成水平方向的条形沟槽9，如图3所示。其中，沟槽越深，晶体管相对占用面积越小，形成的器件密度就越高，最终芯片的尺寸就越小。

然后，可采用离子注入工艺，在所述衬底中利用沟槽侧壁及沟槽底部形成沟道层10。其中，在形成沟槽侧壁处的沟道层时，可通过倾斜一定角度的方式对沟槽侧壁进行离子注入，如图3、图4所示。

接着，可通过热氧化或者薄膜沉积工艺，在沟槽内壁处形成栅电极介质层7。然后，可采用cmos常规工艺，在沟槽内填充栅电极材料，例如多晶硅或者金属，并进行平坦化，形成栅电极3，如图4所示。

接下来，可采用离子注入工艺，在沟道层外侧的沟槽条形两侧及底部形成围绕沟槽的环形源极1、漏极4(或图2中的漏极4’)，如图5所示。在进行源极、漏极注入前，可预先在沟道层表面形成注入阻挡层。例如，可通过在源极、漏极注入区域形成覆盖沟道层的平面的“侧墙”结构，或设置掩膜，来避免进行源漏注入时对沟道的影响。

最后，可采用cmos常规工艺，在沟槽两端或一端的栅电极3表面形成栅电极导电引出6、6’(或栅电极导电引出6’)，如图6所示；在源极1、漏极4的上表面分别形成源极导电引出2和2’、漏极导电引出5和5’(或漏极导电引出5’’)，如图5所示。最终形成如图1或图2所示的沟槽式晶体管结构。

其中，为了制作栅电极导电引出，在形成所述沟槽时，可同时在条形沟槽的两端或一端形成例如图1或图2所示的横向延展部；在延展部的沟槽内壁处同样形成栅电极介质层，以及在沟槽中进行栅电极材料填充；从而可在所述延展部的栅电极表面形成栅电极导电引出。

其中，当需要在所述沟槽的两端都形成栅电极导电引出时，可通过版图设计，将所述源极、漏极制作在分别靠近沟槽一端的位置，并各自相邻该端的栅电极导电引出设置，如图1所示。当只需要在沟槽的其中一端形成栅电极导电引出时，则将所述源极、漏极制作在远离该端栅电极导电引出的位置，并使所述源极或漏极位于不设有栅电极导电引出的所述沟槽的另一端端部。例如，可将所述源极制作在近栅电极导电引出的一侧、但与栅电极导电引出明显分离的沟槽两侧(及沟槽底部)位置，而将所述漏极设置在不设有栅电极导电引出的所述沟槽的另一端端部，如图2所示。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。