包括高电子迁移率晶体管的半导体器件结构及其形成方法与流程

本发明实施例涉及包括高电子迁移率晶体管的半导体器件结构及其形成方法。

背景技术：

金属氧化物半导体场效应晶体管(mosfet)和高电子迁移率晶体管(hemt)应用于本领域并且各有优点和用途。设计者已经探索到利用这些技术可以提供的优点的电路，但是还没有设计出同时包括用相同衬底制造的mosfet和hemt半导体器件。

技术实现要素：

根据本发明的一个实施例，提供了一种半导体器件，包括：衬底，形成有凹槽；以及高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

根据本发明的另一实施例，还提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底中形成凹槽；以及制造高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

根据本发明的又一实施例，还提供了一种射频前端模块，包括：开关：放大器；以及双工器，连接至所述开关和所述放大器的，其中，所述开关、所述放大器和所述双工器的至少一个包括：衬底，形成有凹槽，以及高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1是根据一些实施例的用于制造半导体器件的示例性方法的流程图。

图2a至图2e是根据一些实施例的处于各个制造阶段的示例性半导体器件的截面图。

图3是根据一些实施例的半导体器件的示例性hemt的截面图。

图4是根据一些实施例的另一个示例性半导体器件的截面图。

图5是根据一些实施例的另一个示例性半导体器件的截面图。

图6是根据一些实施例的另一个示例性半导体器件的截面图。

图7是根据一些实施例的示例性射频(rf)前端模块的电路框图。

具体实施方式

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，在此可使用诸如“在...之下”、“在...下方”、“下面的”、“在...上方”、以及“上面的”、“顶部的”、“底部的”等空间关系术语以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。

本发明描述了一种示例性半导体器件，示例性半导体器件包括诸如绝缘体上半导体(soi)衬底的衬底。衬底具有金属氧化物半导体场效应晶体管(mosfet)区(诸如互补mosfet(cmos)的mosfet形成于该区中)和高电子迁移率晶体管(hemt)区(诸如基于gan的hemt的hemt形成在该区中)。本发明还描述了一种用于制造半导体器件的示例性方法(以在mosfet和hemt中最小的性能退化的方式)。

参照图1和图2a至图2e，以下共同描述了半导体器件200和方法100。图1示出了根据一些实施例的用于制造半导体器件(例如，图2a至图2e示出的半导体器件200)的示例性方法100的流程图。在这个实施例中，方法100用于制造包括hemt和mosfet的半导体器件。

方法100开始于提供衬底(框110)，例如，图2a中的衬底，该衬底具有相对的mosfet区和hemt区(例如，图2a中的mosfet区210和hemt区220)。方法继续，诸如通过在衬底中形成沟槽并用能够电隔离hemt(例如，图2d中的hemt280)和mosfet(例如，图2e中的mosfet290)的隔离材料填充沟槽(的方法)以在衬底的mosfet区和hemt区之间制造隔离结构(例如，图2b中的隔离结构260)(框120)。方法继续，制造凹槽(例如，图2c中的凹槽270)(框130)，该凹槽设置在衬底的hemt区中并在示例性实施例中从半导体衬底层(例如，图2c中的半导体衬底层240)的顶面延伸至底面，并且，该凹槽被衬底的围壁(surroundingwall)(例如，图2c中的围壁240a)限定。方法继续，制造hemt(例如，基于gan的hemt)(框140)，该hemt的部分设置在凹槽中。在一些实施例中，hemt具有与衬底的围壁基本相同的高度。在其他实施例中，hemt的高度小于或大于衬底的围壁的高度。方法继续，在衬底的mosfet区中制造mosfet(框150)。

应该理解，可以在方法100之前、期间和/或之后实施额外的工艺。例如，方法100还包括hemt的栅极堆叠件的顶面与衬底的顶面、mosfet的源极/漏极区的顶面或mosfet的栅极堆叠件的顶面基本齐平的工艺。

图2a至图2e示出了根据图1的方法100的处于各个制造阶段的示例性半导体器件200的截面图。首先，提供衬底。在此实施例中，衬底是soi衬底，但是本领域技术人员在阅读本发明后将会认识到，也可使用其他衬底。

如图2a所示，衬底具有相对的mosfet区210和hemt区220，并且包括第一半导体衬底层230、位于第一半导体衬底层230上方的第二半导体衬底层240以及位于第一和第二半导体衬底层230、240之间的绝缘层250。在一些实施例中，第一和第二半导体衬底层230、240由相同的材料制成。用于第一和第二半导体衬底层230、240的材料的实例包括但不限于si、ge、sic、sigec等。在其他实施例中，第一和第二半导体衬底层230、240由不同的材料制成。

在一些实施例中，使用注氧隔离(simox)制造衬底，其中，通过在块状晶圆的注入区中注入离子来形成绝缘层250。通过注入能量(在该注入能量下，在块状晶圆上实施simox)控制注入区(即，绝缘层250)与块状晶圆的表面的距离(即，第二半导体衬底层240的厚度)。

在其他实施例中，通过热氧化第一和第二半导体衬底层230、240中的任何一个或两个的表面制造衬底以生产氧化物的薄层(即，绝缘层250)。因此，第一和第二半导体衬底层230、240通过绝缘层250彼此接合在一起。

应该理解，在衬底领域中，绝缘层250被称为埋氧层(box)。在一些实施例中，衬底是蓝宝石半导体(sos)衬底、石英上半导体(soq)衬底或玻璃上半导体(sog)衬底。在其他实施例中，衬底是块状衬底。例如，块状衬底是块状si衬底、块状ge衬底、块状sige、块状sic衬底、sigec衬底或其他化合物半导体块状衬底。

接下来，在第二半导体衬底层240中制造诸如浅沟槽隔离(sti)结构的隔离结构。如2b所示，隔离结构260位于衬底的mosfet区210和hemt区220之间。在特定的实施例中，例如，通过首先在第二半导体衬底层240中形成沟槽，然后使用隔离材料(例如，诸如sio2的介电材料或其他用于将晶体管彼此电隔离开的隔离材料)填充沟槽来制造隔离结构260。然后，例如，通过化学机械抛光(cmp)去除过多的隔离材料。

在各个实施例中，在制造隔离结构260之前，可以在衬底上实施初始cmos工艺流程。例如，可以清洁衬底从而为第二半导体衬底层240获得平滑的表面。

形成隔离结构260之后，在第二半导体衬底层240中形成凹槽。在此实施例中，如图2c所示，凹槽270设置在衬底的hemt区220中并且从第二半导体衬底层240的顶面延伸至底面。具体地，通过绝缘层250的基壁(basewall)250a和从绝缘层250的基壁250a的外围延伸的第二半导体衬底层240的围壁240a来限定凹槽270。在特定实施例中，凹槽270的形成包括通过诸如光刻和随后的蚀刻(湿蚀刻或干蚀刻)图案化第二半导体衬底层240。在可选地实施例中，开口270进一步延伸到绝缘层250内。

在各个实施例中，第二半导体衬底层240的围壁240a的高度为从约3.5um至大约6.5um。在这样的各个实施例中，绝缘层250的基壁250a的宽度为从约50nm至约1um。

在形成凹槽270之后，在衬底的hemt区220中制造hemt。在此实施例中，如图2d所示，hemt280设置在凹槽270中并且具有与第二半导体衬底层240的围壁240a基本相同的高度。

图3示出了根据一些实施例的hemt280的截面图。如图3所示，hemt280包括外延结构310、源极区320、漏极区330和栅极堆叠件340。外延结构310包括宽带隙层，即，包括具有大于约3ev的带隙电压的材料的层，也就是gan层310a和algan层310b。应该理解，硅的带隙电压为约1.0ev。这样，hemt280具有相对高的击穿电压。

在此实施例中，gan层310(应是310a)生长至约1um的厚度以及algan层310b的成分通式为alxga1-xn(其中，0<x<1)(例如，al0.25ga0.75n)并且在gan层310a上生长至约20nm的厚度。

如虚线350所示，基于gan的hemt280由在异质结(例如，gan层310a和algan层310b之间的结)中累积的高浓度的载流子(例如，电子)形成自己的二维电子气(2deg)沟道，在hemt领域中，这被称作“2deg”。hemt280的2deg沟道350中的电子迁移率相对较高，即，大于约2000cm2/(v·s)。应该理解，mosfet(例如，基于硅的mosfet)的电子迁移率小于约1400cm2/(v·s)。为此，hemt280具有相对低的导通电阻(即，在hemt280导通状态期间hemt280的2deg沟道的电阻)。结合高击穿电压，hemt280提供了比mosfet更快的切换速度和处理更高功耗的能力。

仍然参照图3，外延结构310还包括缓冲层310c和覆盖层310d。缓冲层310c(gan层310a生长于其上)位于绝缘层250和gan层310a之间并且在绝缘层250的基壁250a上生长至足够的厚度以降低绝缘层250和gan层310a之间的晶格失配。例如，缓冲层310c的厚度为约2.5um至约5.5um。覆盖层310d(例如，掺杂的gan层)用作防止algan层310b在hemt280的制造和/或操作期间被氧化，并在algan层310b上生长至足够的厚度以传递(pass)通过覆盖层310d的电子。例如，覆盖层310d的厚度为约20nm。在可选地实施例中，hemt280的外延结构310省去了缓冲层310c和覆盖层310d的任何一个或两个。

通过化学汽相沉积(cvd)生长外延结构310。在本实施例中，通过金属有机cvd(mocvd)生长外延结构310。在可选地实施例中，通过大气压化学汽相沉积(apcvd)、低压cvd(lpcvd)或等离子体增强化学汽相沉积(pecvd)生长外延结构310。在一些实施例中，使用分子束外延(mbe)生长外延结构310。在其他实施例中，使用原子层沉积(ald)或物理汽相沉积(pvd)生长外延结构310。在约1000℃或更高的温度下(即，在约1500℃下)实施外延结构310的生长。

仍然参照图3，源极区320和漏极区330(其间是2deg沟道350)在gan层310a和algan层310b的结上。在各个实施例中，栅极堆叠件340包括位于覆盖层310d上方的栅电极和位于覆盖层310d和覆盖层310d的栅电极之间的栅极电介质。在这样的各个实施例中，例如，栅极堆叠件340的栅极电介质包括sio2。另一实例，栅极堆叠件340的栅极电介质包括高k材料。在一些实施例中，通过沉积固有的(即，未掺杂的或轻掺杂的)多晶硅层以及通过随后的光刻和去除(诸如干/湿蚀刻)过多的多晶硅形成栅极堆叠件340的栅极电介质。在其他实施例中，栅极堆叠件340的栅电极包括金属。

返回参考图2d，形成hemt280的栅极堆叠件340之后，在hemt280的栅极堆叠件340上实施cmp(如箭头280a所示)从而使hemt280的栅极堆叠件340的顶面与第二半导体衬底层240的顶面基本齐平。

然后，参照图2e，在衬底的mosfet区210中制造mosfet290。如图2e所示，mosfet290包括源极区290a、漏极区290b和栅极堆叠件290c。在一些实施例中，源极区290a和漏极区290b设置在第二半导体衬底层240中并掺杂有n型材料。在其他实施例中，源极区290a和漏极区290b掺杂有p型材料。

在各个实施例中，栅极堆叠件290c包括位于第二半导体衬底层240上方的栅电极和位于第二半导体衬底层240和第二半导体衬底层240的栅电极之间的栅极电介质。在这样的各个实施例中，例如，栅极堆叠件290c的栅极电介质包括sio2。如另一实例，栅极堆叠件290c的栅极电介质包括高k材料。在一些实施例中，通过沉积固有的或轻掺杂的多晶硅层以及通过随后的光刻和去除(诸如干/湿蚀刻)过多的多晶硅形成栅极堆叠件290c的栅极电介质。在其他实施例中，栅极堆叠件290c的栅电极包括金属。

如上所述，在制造hemt280之后，执行mosfet290的制造。照此，在mosfet290的制造期间，可以避免实施hemt280的制造时的高工艺温度，高工艺温度可能引起mosfet290上的损伤(例如，mosfet290的掺杂区的不想要的扩散)。

在一些实施例中，在制造hemt280之前，执行mosfet290的制造。在一些实施例中，同时地实施hemt280和mosfet290的制造。在这样的其他实施例中，用可选地方式形成hemt280的源极/漏极区320、330和栅极堆叠件340以及mosfet290的极/漏极区290a、290b和栅极堆叠件290c。例如，依次实施hemt280的外延结构310的生长、mosfet290的极/漏极区290a、290b的掺杂、hemt280的栅极堆叠件340的栅电极的图案化和蚀刻以及mosfet290的栅极堆叠件290c的图案化和蚀刻。

随着hemt280和mosfet290的制造完成，进行cmos工艺流程(例如，后道工序(beol))以形成各种结构(例如，用于连接hemt280和mosfet290的接触件、通孔和布线)。

仍然参考图2e，半导体器件200包括衬底、隔离结构260、hemt280和mosfet290。衬底限定相对的mosfet区210和hemt区220。在此实施例中，衬底是soi衬底并且包括第一半导体衬底层230、位于第一半导体衬底层230上方的第二半导体衬底层240以及位于第一和第二半导体衬底层230、240之间的绝缘层250(即，box)。在可选地实施例中，衬底是块状衬底。

此实施例中的隔离结构260是sti结构并且包括填充在半导体衬底层240的沟槽中并将hemt280和mosfet290彼此电隔离开的隔离材料。

形成具有凹槽(例如，图2c中的凹槽270)的衬底，在此实施例中，凹槽设置在衬底的hemt区220中并且从第二半导体衬底层240的顶面延伸至底面，也就是说，绝缘层250包括基壁250a，第二半导体衬底层240包括从绝缘层250的基壁250a的外围延伸的围壁240a，并且凹槽被绝缘层250的基壁250a和第二半导体衬底层240的围壁240a限定。在可选地实施例中，凹槽进一步延伸到绝缘层250内。

在此实施例中，hemt280(设置在凹槽中)是基于gan的hemt并且具有与第二半导体衬底层240的围壁240a基本相同的高度。

再次参考图3，hemt280包括外延结构310、源极区320、漏极区330和栅极堆叠件340。在此实施例中，外延结构310包括gan层310a、algan层310b、缓冲层310c和覆盖层310d。algan层310(应该是310b)在gan层310a上生长。缓冲层310c(gan层310a生长于其上)位于绝缘层250和gan层310a之间并且在绝缘层250上生长并降低绝缘层250和gan层310a之间的晶格失配。覆盖层310d(例如，掺杂的gan层)在algan层310b上生长并用于防止algan层310b在hemt280的制造和/或操作期间被氧化。在可选地实施例中，外延结构310省去了缓冲层310c和覆盖层310d的任何一个或两个。

如虚线350所示，源极区320和漏极区330(其间有hemt280的2deg沟道)在gan层310a和algan层310b的结上。在各个实施例中，栅极堆叠件340包括位于覆盖层310d上方的栅电极和位于覆盖层310d和覆盖层310d的栅电极之间的栅极电介质。在此实施例中，栅极堆叠件340和第二半导体衬底层240彼此基本齐平。

mosfet290包括源极区290a、漏极区290b和栅极堆叠件290c。源极区290a和漏极区290b(其间是mosfet沟道)设置在第二半导体衬底层240中。栅极堆叠件290c包括位于第二半导体衬底层240上方的栅电极和位于第二半导体衬底层240和第二半导体衬底层240的栅电极之间的栅极电介质。在此实施例中，hemt280的栅极堆叠件340和mosfet290的源极区和漏极区290a、290b彼此基本齐平。

图4示出了根据本发明的另一示例性半导体器件400的截面图。半导体器件400与半导体器件200的不同在于：如图4所示，半导体器件400的hemt480的高度大于第二半导体衬底层240的围壁240a的高度。hemt480的栅极堆叠件与mosfet290的栅极堆叠件基本上齐平。

此外，用于制造半导体器件400的方法类似于方法100，然而，在hemt480的栅极堆叠件上实施cmp从而使hemt480的栅极堆叠件的顶面与mosfet290的栅极堆叠件顶面基本齐平，而不是与第二半导体衬底层240的顶面齐平。

图5示出了根据本发明的另一示例性半导体器件500的截面图。半导体器件500与半导体器件200的不同在于：如图5所示，半导体器件500的hemt580的高度大于第二半导体衬底层240的围壁240a的高度。mosfet590的源极和漏极区是升高的源极和漏极区并且从第二半导体衬底240的上方延伸到第二半导体衬底240内。hemt580的栅极堆叠件与mosfet590的源极和漏极区基本上齐平。

此外，用于制造半导体器件500的方法类似于方法100，然而，在hemt580的栅极堆叠件上实施cmp从而使hemt580的栅极堆叠件的顶面与mosfet590的源极和漏极区的顶面基本齐平，而不是与第二半导体衬底层240的顶面齐平。

本文限定的短语“基本上水平”和“基本上齐平”是考虑到如下的事实情况：通过cmp没有使hemt的栅极堆叠件的顶面与衬底的第二半导体衬底层的顶面、mosfet的栅极堆叠件的顶面或mosfet的源极/漏极区的顶面完全齐平。短语“基本上水平”和“基本上齐平”也反映了如下的事实情况：hemt的顶面和第二半导体衬底层的顶面、mosfet的栅极堆叠件的顶面或mosfet的源极/漏极区的顶面足够齐平从而可以在上面制造物理稳定的结构。在此实施例中，hemt的栅极堆叠件的顶面和衬底的第二半导体衬底层的顶面、mosfet的栅极堆叠件的顶面或mosfet的源极/漏极区的顶面限定它们之间的从约0.1um到约1um(诸如从约0.5um到约0.3um)的垂直距离。

图6示出了根据本发明的另一示例性半导体器件600的截面图。半导体器件600与半导体器件200的不同在于：如图6所示，半导体器件600的hemt680的高度小于第二半导体衬底层240的围壁240a的高度。此外，用于制造半导体器件600的方法与方法100类似。

图7示出了根据一些实施例的使用上述的半导体器件200、400、500、600的至少一个或它们的组合的射频(rf)前端模块700的电路框图。如图7所示，rf前端模块700被配置为连接在收发器710和天线720之间，并且rf前端模块700包括天线调谐单元(antennatuningunit)730、tx/rx开关740、双工器(duplexer)750、波段开关760、低噪音放大器(lna)770和功率放大器(pa)780。

天线调谐单元730配置为连接至天线720。tx/rx开关740连接在天线调谐单元730和双工器750之间以及天线调谐单元730和波段开关760之间。双工器750和波段开关760彼此连接。lna770连接至双工器750并且配置连接至收发器710。pa780连接至波段开关760并且配置连接至收发器710。在此实施例中，tx/rx开关740、波段开关760、lna770和pa780的至少一个包括至少一个半导体器件，例如，半导体器件200、半导体器件400、半导体器件500、半导体器件600或它们的组合。如上所述，半导体器件包括衬底、hemt和mosfet。衬底具有相对的mosfet区和hemt区并形成为具有设置在衬底的hemt区中的凹槽。hemt的至少部分设置在凹槽中。mosfet设置在衬底的mosfet区中。

在示例性操作中，调谐(tuning)天线调谐单元730以提供匹配天线720的阻抗的阻抗。当调谐天线调谐单元730时，天线调谐单元730接收来自天线720的入站rf信号。tx/rx开关740将天线调谐单元730连接至双工器750，双工器750将入站rf信号路由(routes)至lna770。lna770将入站rf信号放大并将放大的入站rf信号提供至收发器710进行下变频。同时地，pa780放大来自收发器710上变频信号以产生出站rf信号，出站rf信号被波段开关760发送至tx/rx开关740。tx/rx开关740将波段开关760连接至天线调谐单元730，天线调谐单元730将出站rf信号提供至天线720进行传送。

rf前端模块700还包括连接至pa780的电源管理单元790，并且电源管理单元790配置为确定pa780的功耗以及参照电源管理单元790为pa780确定的功耗调节施加在pa780的电压。

如此已经示出：本发明的半导体器件包括具有mosfet区和hemt区的衬底(其中，在mosfet区中制造mosfet以及在hemt区中形成凹槽)、hemt(hemt的部分设置在凹槽中)和隔离结构(制造在在mosfet区和hemt区之间并且将mosfet和hemt彼此电隔离开)。像这样的构造允许mosfet和hemt结合在一个衬底中而不引起mosfet和hemt性能的退化。

根据本发明的一个方面，提供了一种半导体器件。半导体器件包括形成有凹槽的衬底和高电子迁移率晶体管(hemt)，hemt的至少部分设置在凹槽中。

根据本发明的另一方面，提供了一种用于制造半导体器件的方法。方法提供衬底、在衬底中形成凹槽和制造高电子迁移率晶体管(hemt)，hemt的至少部分设置在凹槽中。

根据本发明的另一方面，提供了一种射频(rf)前端模块。并且rf前端模块700包括rf开关、rf放大器、连接rf开关和rf放大器的双工器，其中，rf开关、rf放大器和双工器的至少一个包括形成有凹槽的衬底以及高电子迁移率晶体管(hemt)，hemt的至少部分设置在凹槽中。

根据本发明的一个实施例，提供了一种半导体器件，包括：衬底，形成有凹槽；以及高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

在上述半导体器件中，所述衬底具有高电子迁移率晶体管区和与所述高电子迁移率晶体管区相对的金属氧化物半导体场效应晶体管区，其中，所述高电子迁移率晶体管设置在所述高电子迁移率晶体管区中，所述半导体器件还包括设置在所述衬底的所述金属氧化物半导体场效应晶体管区中的金属氧化物半导体场效应晶体管。

在上述半导体器件中，所述金属氧化物半导体场效应晶体管包括源极/漏极区以及所述高电子迁移率晶体管包括与所述金属氧化物半导体场效应晶体管的所述源极/漏极区齐平的栅极堆叠件。

在上述半导体器件中，所述金属氧化物半导体场效应晶体管和所述高电子迁移率晶体管的每个均包括栅极堆叠件并且所述栅极堆叠件彼此齐平。

在上述半导体器件中，还包括设置在所述衬底中并且能够电隔离所述高电子迁移率晶体管和所述金属氧化物半导体场效应晶体管的隔离结构。

在上述半导体器件中，所述衬底是绝缘体上半导体衬底并且包括绝缘层和位于所述绝缘层上方的半导体衬底层，以及其中，所述凹槽被所述绝缘层的基壁和所述半导体衬底层的围壁限定。

在上述半导体器件中，所述衬底包括限定所述凹槽的围壁，以及所述高电子迁移率晶体管具有与所述衬底的所述围壁相同的高度。

在上述半导体器件中，所述衬底包括限定所述凹槽的围壁，以及所述高电子迁移率晶体管具有比所述衬底的所述围壁的高度小的高度。

在上述半导体器件中，所述衬底包括限定所述凹槽的围壁，以及所述高电子迁移率晶体管具有比所述衬底的所述围壁的高度大的高度。

根据本发明的另一实施例，还提供了一种用于制造半导体器件的方法，包括：提供衬底；在所述衬底中形成凹槽；以及制造高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

在上述方法中，制造所述高电子迁移率晶体管包括在所述衬底的高电子迁移率晶体管区中制造所述高电子迁移率晶体管，所述方法还包括在所述衬底的与所述高电子迁移率晶体管区相对的金属氧化物半导体场效应晶体管区中制造金属氧化物半导体场效应晶体管。

在上述方法中，还包括使所述高电子迁移率晶体管的栅极堆叠件的顶面与所述金属氧化物半导体场效应晶体管的源极/漏极区的顶面齐平。

在上述方法中，还包括使所述高电子迁移率晶体管的栅极堆叠件的顶面与所述金属氧化物半导体场效应晶体管的栅极堆叠件的顶面齐平。

在上述方法中，还包括：在所述衬底中形成沟槽；以及用能够将所述高电子迁移率晶体管和所述金属氧化物半导体场效应晶体管电隔离开的隔离材料填充所述沟槽。

在上述方法中，形成所述沟槽包括按照所述凹槽从所述衬底的半导体衬底层的顶面延伸至底面的方式形成所述沟槽。

在上述方法中，通过所述衬底的围壁限定所述凹槽，以及按照所述高电子迁移率晶体管具有与所述衬底的所述围壁相同的高度的方式制造所述高电子迁移率晶体管。

在上述方法中，通过所述衬底的围壁限定所述凹槽，以及按照所述高电子迁移率晶体管具有比所述衬底的所述围壁的高度小的高度的方式制造所述高电子迁移率晶体管。

在上述方法中，通过所述衬底的围壁限定所述凹槽，以及按照所述高电子迁移率晶体管具有比所述衬底的所述围壁的高度大的高度方式制造所述高电子迁移率晶体管。

在上述方法中，还包括使所述高电子迁移率晶体管的栅极堆叠件的顶面与所述衬底的顶面齐平。

根据本发明的又一实施例，还提供了一种射频前端模块，包括：开关：放大器；以及双工器，连接至所述开关和所述放大器的，其中，所述开关、所述放大器和所述双工器的至少一个包括：衬底，形成有凹槽，以及高电子迁移率晶体管，所述高电子迁移率晶体管的至少部分设置在所述凹槽中。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。