半导体器件、其制作方法及其制作的存储器与流程

本发明涉及电子技术领域，具体涉及一种具有集成电路的半导体器件、其制作方法及其制作的存储器。

背景技术：

集成电路设计者制造更快且更小的集成电路的一种方式是通过减小构成集成电路的各个元件之间的分隔距离。这种增加衬底上的电路元件的密度的工艺通常称为提高器件集成水平。在设计具有较高集成水平的集成电路的工艺中，已研发出改进的器件沟槽的制造方法。

常见的集成电路元件的一个实例是晶体管。晶体管用于许多不同类型的集成电路，包含存储器装置和处理器。典型的晶体管包括形成于衬底表面处的源极、漏极和栅极。目前，已经研发出垂直晶体管构造，其消耗较少的衬底“有效面积”，且因此有助于提高器件集成水平。

晶体管的构造需要不断改进习知的常见缺点，特别是电场变化所产生的结面漏电(junctionleakage)现象，藉以此提高最终半导体器件的性能。

技术实现要素：

本发明的主要目的在于提供一种半导体器件、其制作方法及其制作的存储器，通过设置非对称有源区来达到控制有源区电流的目的，以改善结面漏电(junctionleakage)现象。

为实现上述目的，本发明提供一种半导体器件的制作方法，包括：

提供一半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构将所述半导体衬底隔离为多个有源区；

形成一掩膜层，所述掩膜层覆盖所述半导体衬底；

在所述有源区内形成一第一凹槽，且去除与所述第一凹槽沿一第一方向上相邻的所述隔离结构上的所述掩膜层，所述第一凹槽沿所述第一方向上相对的两侧面与其相邻的所述隔离结构的侧面重合；

形成一多晶硅层，所述多晶硅层覆盖所述掩膜层、所述隔离结构以及所述第一凹槽；

沿所述第一方向对所述多晶硅层进行倾斜离子注入；

对所述多晶硅层进行氧化，以形成氧化硅层；

去除具有离子掺杂的所述氧化硅层；以及

以剩余的所述氧化硅层和所述掩膜层为掩膜，对所述第一凹槽下方的所述有源区进行刻蚀形成第二凹槽，所述第二凹槽在所述有源区内的部位形成为非对称结构的电晶管u形通道。

可选的，所述有源区呈条状，所述有源区的宽度方向为所述第一方向，所述有源区的长度方向为一第二方向，所述第一方向和第二方向相互垂直；所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同以及上述组合之其中之一。

可选的，形成所述第二凹槽的步骤包括：

以剩余的氧化硅层为掩膜对所述第一凹槽下方的所述有源区进行第一次刻蚀；以及

以所述掩膜层为掩膜对所述第一凹槽下方的所述有源区以及与所述第一凹槽沿所述第一方向上相邻的所述隔离结构进行第二次刻蚀，在所述有源区区域内形成所述第二凹槽，且剩余的所述氧化硅层被全部去除。

可选的，形成所述第二凹槽之后，还包括：

在所述第二凹槽内依次形成一栅介质层、一第一金属层以及一第二金属层。

可选的，形成所述栅介质层、所述第一金属层以及所述第二金属层之后，还包括：

对所述第一金属层以及所述栅介质层进行回刻。

可选的，所述第一次刻蚀和第二次刻蚀均为干法刻蚀，所述第一次刻蚀对所述氧化硅层和所述掩膜层的刻蚀选择比大于5:1。

相应的，本发明还提供一种半导体器件，包括：

一半导体衬底，所述半导体衬底中形成有隔离结构以及通过所述隔离结构进行隔离的多个有源区；以及

至少一凹槽，贯通所述隔离结构与所述有源区，所述凹槽在所述有源区內的部位形成为非对称结构的电晶管u形通道。

可选的，所述有源区呈条状，所述有源区的宽度方向为一第一方向，所述有源区的长度方向为一第二方向，所述第一方向和第二方向相互垂直；所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同以及上述组合之其中之一。

可选的，所述半导体器件还包括：

形成于所述凹槽内的栅极结构。

可选的，所述栅极结构包括依次位于所述凹槽内的栅介质层、第一金属层以及第二金属层，所述第二金属层的顶面高度相对于所述栅介质层和所述第一金属层的侧缘高度更加接近所述凹槽的开口。

相应的，本发明还提供一种存储器，包括如上所述的半导体器件。

与现有技术相比，本发明提供的半导体器件、其制作方法及其制作的存储器具有以下有益效果：

1、本发明在形成第一凹槽之后再沉积多晶硅层，对多晶硅层进行离子注入，由于是沿第一方向对所述多晶硅层进行倾斜离子注入，在第一凹槽的某些位置避免了离子注入，然后对多晶硅层进行氧化并去除具有离子掺杂的氧化硅层，由此在第一凹槽的一些位置处形成有氧化硅层，在其他位置处不存在氧化硅层，接着以剩余的氧化硅层为掩膜对第一凹槽进行刻蚀，最终形成的第二凹槽在所述有源区内的部位形成为非对称结构的电晶管u形通道，由此形成的半导体器件具有非对称的有源区，从而实现对有源区电流的控制，以此改善结面漏电现象，提高半导体器件的电学性能；

2、本发明在第二凹槽内依次形成栅介质层、第一金属层以及第二金属层之后，还包括对所述栅介质层与第一金属层进行回刻，使得第二金属层的顶面高度相对于栅介质层和第一金属层的侧缘高度更加接近所述第二凹槽的开口，从而进一步改善半导体器件由于电场变化所产生的结面漏电现象。

附图说明

图1为本发明一实施例所提供的半导体器件的制作方法的流程图；

图2为本发明一实施例中的半导体器件在其执行步骤s100过程中的俯视图；

图3a-3c为图2所示的本发明一实施例中的半导体器件在其执行步骤s100过程中沿aa’、bb’、cc’方向的剖面示意图；

图4a-4c为本发明一实施例中的半导体器件在其执行步骤s200过程中沿aa’、bb’、cc’方向的剖面示意图；

图5a-5c为本发明一实施例中的半导体器件在其执行步骤s300过程中沿aa’、bb’、cc’方向的剖面示意图；

图6a-6c为本发明一实施例中的半导体器件在其执行步骤s400过程中沿aa’、bb’、cc’方向的剖面示意图；

图7为本发明一实施例中的半导体器件在其执行步骤s500过程中的俯视图；

图8a-图8c为图7所示的本发明一实施例中的半导体器件在其执行步骤s500过程中沿aa’、bb’、cc’方向的剖面示意图；

图9a-9c为本发明一实施例中的半导体器件在其执行步骤s600过程中沿aa’、bb’、cc’方向的剖面示意图；

图10a-10c为本发明一实施例中的半导体器件在其执行步骤s700过程中沿aa’、bb’、cc’方向的剖面示意图；

图11a-11c、图12a-12c、图13a-13b为本发明一实施例中的半导体器件在其执行步骤s800过程中沿aa’、bb’、cc’方向的剖面示意图；

图14为本发明一实施例所提供的半导体器件的俯视图；

图15为图14所示的本发明一实施例中的半导体器件在dd’方向的剖面示意图。

其中，附图标记如下：

10-半导体衬底；

11-隔离结构；

12-有源区；

13-掩膜层；

14-图形化的光刻胶层；

15-第一凹槽；

16-多晶硅层；16’-具有掺杂离子的多晶硅层；

17-氧化硅层；17’-具有掺杂离子的氧化硅层；

18-第二凹槽；

19-栅介质层；

20-第一金属层；

21-第二金属层

22-栅极结构；

m-字线形成区域；

n-离子注入区；

α-离子注入角度；

β-离子注入角度。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。

本发明提供一种半导体器件的制作方法，如图1所示，所述半导体器件的制造方法包括：

步骤s100，提供一半导体衬底，在所述半导体衬底上形成隔离结构，所述隔离结构将所述半导体衬底隔离为多个有源区；

步骤s200，形成一掩膜层，所述掩膜层覆盖所述半导体衬底；

步骤s300，在所述有源区内形成一第一凹槽，且去除与所述第一凹槽沿一第一方向上相邻的所述隔离结构上的所述掩膜层，所述第一凹槽沿所述第一方向上相对的两侧面与其相邻的所述隔离结构的侧面重合；

步骤s400，形成一多晶硅层，所述多晶硅层覆盖所述掩膜层、所述隔离结构以及所述第一凹槽；

步骤s500，沿所述第一方向对所述多晶硅层进行倾斜离子注入；

步骤s600，对所述多晶硅层进行氧化，以形成氧化硅层；

步骤s700，去除具有离子掺杂的所述氧化硅层；以及

步骤s800，以剩余的所述氧化硅层和所述掩膜层为掩膜，对所述第一凹槽下方的所述有源区进行刻蚀形成第二凹槽，所述第二凹槽在所述有源区内的部位形成为非对称结构的电晶管u形通道。

本发明提供的半导体器件的制作方法中，在形成第一凹槽之后再沉积多晶硅层，对多晶硅层进行离子注入，由于是沿所述第一方向对所述多晶硅层进行倾斜离子注入，在第一凹槽的某些位置避免了离子注入，然后对多晶硅层进行氧化并去除具有离子注入的氧化硅层，由此在第一凹槽的一些位置处形成有氧化硅层，在其他位置处不存在氧化硅层，接着以剩余的氧化硅层为掩膜对第一凹槽进行刻蚀，最终形成的第二凹槽在所述有源区内的部位形成为非对称结构的电晶管u形通道，由此形成的半导体器件具有非对称的有源区，从而实现对有源区电流的控制，以此改善结面漏电现象，提高半导体器件的电学性能。

以下结合附图对本发明所提供的半导体器件的制作方法作进一步详细说明。

图2为本发明一实施例中的半导体器件在其执行步骤s100过程中的俯视图，图3a-图3c为图2所示的本发明一实施例中的半导体器件在其执行步骤s100过程中沿aa’、bb’、cc’方向的剖面示意图。

在步骤s100中，具体参考图2和图3a～3c所示，提供一半导体衬底10，在所述半导体衬底10上形成隔离结构11，所述隔离结构11将所述半导体衬底10隔离为多个有源区12，多个有源区12阵列排布(为简便，图2中仅示意出了在y方向上规则排列的三个有源区12)。所述半导体衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(soi)等，或者本领域技术人员已知的其他材料，在所述半导体衬底10中还可以形成掺杂区或者其它半导体结构，本发明对此不做限定。所述隔离结构11用于实现多个所述有源区12的电隔离，所述隔离结构11优选为浅沟槽隔离结构(sti)。所述隔离结构11的材质可以为氧化硅以及氮化硅等绝缘材料中的一种或多种。

所述有源区12可以呈条状，所述有源区12的宽度方向为所述第一方向(如图2中的y方向)，所述有源区12的长度方向为一第二方向(如图2中的x方向)，所述第一方向和第二方向相互垂直。所述有源区12具有规定的尺寸，例如在本实施例中，所述有源区12在x方向上的长度为h1，在y方向上的宽度为h2，在z方向上的高度为h3。多个所述有源区12规则排列，并且多个所述有源区12沿其纵向(x方向)形成直线(图中未示出)。其中，x、y、z相互垂直。

在图2中，区域m为后续的字线形成区域(字线形成区域上包括位于有源区12上的栅极以及位于隔离结构11上与栅极一体形成的导电层)，所述字线形成区域沿第一方向(y方向)延伸，本实施例中，所述有源区12的长度所在的方向与所述字线形成区域m垂直设置(即二者之间的夹角为90度)。在其他实施例中，所述有源区12的长度所在的方向与所述字线形成区域m之间的夹角可以小于90度，例如所述夹角优选为18度±1度或30度±1度。

图4a-图4c为本发明一实施例中的半导体器件在其执行步骤s200过程中沿aa’、bb’、cc’方向的剖面示意图。如图4a-图4c所示，在步骤s200中，在半导体衬底10上形成一掩膜层13，所述掩膜层13覆盖所述半导体衬底10，即所述掩膜层13覆盖所述有源区12与所述隔离结构11。所述掩膜层13例如为绝缘材料，其材质优选为氧化硅或氮化硅，所述掩膜层13的电阻率为2*10¹¹ωm～1*10²⁵ωm；所述掩膜层13可以采用原子沉积(atomiclayerdeposition，ald)或等离子蒸汽沉积(chemicalvapordeposition)而成，或本领域技术人员已知的其他方法形成，所述掩膜层13的厚度优选为3nm～500nm。

图5a-图5c为本发明一实施例中的半导体器件在其执行步骤s300过程中沿aa’、bb’、cc’方向的剖面示意图。如图5a-图5c所示，在步骤s300中，在每个有源区12内形成一第一凹槽15，且去除与所述第一凹槽15沿第一方向上相邻的所述隔离结构上的所述掩膜层13，所述第一凹槽15沿第一方向(y方向)上相对的两侧面与其相邻的所述隔离结构11的侧面重合。即所述第一凹槽15在y方向上的尺寸与所述有源区12在y方向上的宽度相等，所述第一凹槽15在y方向上的尺寸为h2，所述第一凹槽15在x方向上的尺寸小于所述有源区12在x方向上的尺寸，所述第一凹槽15在x方向上的尺寸等于后续在字线形成区域形成的字线的宽度。在刻蚀形成所述第一凹槽15的过程中同时去除在y方向上相邻的所述第一凹槽15之间的所述隔离结构11上的掩膜层13，即在刻蚀形成第一凹槽15的过程中同时去除所述字线形成区域内的隔离结构11上的掩膜层13。优选的，刻蚀形成第一凹槽15的具体方法可以是等离子体蚀刻。

具体的，在步骤s300中，首先在所述半导体衬底10上涂覆一光刻胶层，然后通过曝光与显影工艺形成图形化的光刻胶层14，所述图形化的光刻胶层14暴露出后续预定形成凹槽的区域内的掩膜层13，并同时暴露出在y方向上预定形成的凹槽之间的掩膜层13。然后通过刻蚀工艺去除暴露出的所述掩膜层13，然后通过刻蚀工艺去除暴露出的部分厚度的半导体衬底10，在所述有源区12内形成第一凹槽15，最后去除所述图形化的光刻胶层14。所述第一凹槽15的一相对的两侧面(与x方向相平行的两个侧面，即沿字线形成区域宽度方向排列的两侧面)与所述隔离结构11的一相对的两侧面(与x方向相平行的两个侧面)重合，即在y方向上，所述第一凹槽15与所述隔离结构11交替排列。

图6a-图6c为本发明一实施例中的半导体器件在其执行步骤s400过程中沿aa’、bb’、cc’方向的剖面示意图。如图6a-图6c所示，在步骤s400中，沉积一多晶硅层16，所述多晶硅层16覆盖所述掩膜层13、所述隔离结构11以及所述第一凹槽15的底部及侧壁。所述第一多晶硅层16可以采用原子沉积或等离子蒸汽沉积等沉积工艺沉积而成，或者本领域技术人员已知的其他方法形成，所述第一多晶硅层16厚度优选为3nm～500nm。

图7为本发明一实施例中的半导体器件在其执行步骤s500过程中的俯视图，图8a-图8c为图7所示的本发明一实施例中的半导体器件在其执行步骤s500过程中沿aa’、bb’、cc’方向的剖面示意图。

在步骤s500中，具体参考图7和图8a～8c所示，沿所述第一方向对所述多晶硅层16进行倾斜离子注入。所述离子注入的方向与第一方向(y方向或字线形成区域长度方向)呈一锐角，即在0度与90度之间，可以使得所述第一凹槽15沿第一方向的两侧中的一侧形成离子注入区(例如图7中靠近c侧的离子注入区n)，由于离子注入方向的原因，在所述第一凹槽15沿第一方向的两侧中的另一侧(例如图7中靠近c’侧)并未注入进离子，故而在所述第一凹槽15的另一侧并未形成离子注入区。优选的，注入的离子具体可以是硼元素。因此，所述第一凹槽15内的特定部位达到氧化、刻蚀等制程选择比改变的表面特性改质效果。

如图7与图8a所示，在aa’方向上，所述掩膜层13上的多晶硅层16、所述第一凹槽15底部的多晶硅层16均接收离子注入，形成具有掺杂离子的多晶硅层16’，所述第一凹槽15的侧壁则没有接收离子注入，所述第一凹槽15的侧壁仍为原来的多晶硅层16(即未掺杂的多晶硅层)。

如图7与图8b所示，在bb’方向上，所述掩膜层13上的多晶硅层16接收离子注入，形成具有离子掺杂的多晶硅层16’，所述第一凹槽15的底部及侧壁，由于离子注入的方向与角度的原因，并没有接收到离子注入，仍为原来的多晶硅层16(即未掺杂的多晶硅层)。

如图7与图8c所示，在cc’方向上，离子注入方向与y方向呈一锐角，所述隔离结构11上一侧的多晶硅层16接收离子注入，形成具有掺杂离子的多晶硅层16’，另一侧并未接受离子注入。具体的，所述第一凹槽15的左侧(靠近图7中c侧)的侧壁及底部接收离子注入，形成具有掺杂离子的多晶硅层16’，所述第一凹槽15的右侧(靠近图7中c’侧)的侧壁及底部没有接收到离子注入，仍为多晶硅层16(即未掺杂的多晶硅层)。其中，所述第一凹槽15的底部接收离子注入与没有接收离子注入的区域的划分是根据离子注入的角度来确定的，离子注入角度大，则接收离子注入的区域大，离子注入角度小，则接收离子注入的区域小，随着离子注入角度的增加，所述第一凹槽15的底部接收离子注入的区域随之增加。所述离子注入角度在0度与90度之间，可以根据实际需要确定。

需要说明的是，所述离子注入可以由两个方向，离子注入方向与y方向的一侧呈一锐角或者离子注入方向与y方向的另一侧呈一锐角。如图8c所示，在沟槽左侧与y方向组成的α角，所述α角的范围为0度到90度，或者，在沟槽右侧与y方向组成的β角，所述β角的范围也为0度到90度。所述离子注入的方向及角度由实际的工艺条件及需求确定。

图9a-图9c为本发明一实施例中的半导体器件在其执行步骤s600过程中沿aa’、bb’、cc’方向的剖面示意图。如图9a-图9c所示，在步骤s600中，对所述多晶硅层16以及具有离子掺杂的多晶硅层16’进行氧化形成氧化硅层17以及具有离子掺杂的氧化硅层17’，所述多晶硅层16氧化形成氧化硅层17，所述具有离子掺杂的多晶硅层16’氧化形成具有离子掺杂的氧化硅层17’，所述氧化硅层17与具有离子掺杂的氧化硅层17’具有不同的选择刻蚀比。本实施例中，在腔室中通入氧气或臭氧进行氧化工艺，所述氧化工艺的温度范围为300度～1200度，例如所述氧化工艺的温度为300度、600度、900度或1200度。

图10a-图10c为本发明一实施例中的半导体器件在其执行步骤s700过程中沿aa’、bb’、cc’方向的剖面示意图。如图10a-图10c所示，在步骤s700中，去除具有离子掺杂的氧化硅层17’，形成如图10a-图10c所示的图形。具体的，可以采用湿法刻蚀，优选以氢氟酸(hf)溶液为刻蚀剂，对具有离子掺杂的氧化硅层17’的刻蚀速率大于对氧化硅层17的刻蚀速率，最终去除所述具有离子掺杂的氧化硅层17’，保留所述氧化硅层17。

图11a-图11c、图12a-图12c为本发明一实施例中的晶体管在其执行步骤s800过程中沿aa’、bb’、cc’方向的剖面示意图。在步骤s800中，以剩余的氧化硅层17和所述掩膜层13为掩膜，对所述第一凹槽15下方的有源区12进行刻蚀形成第二凹槽18，所述第二凹槽18在所述有源区12内的部位形成为非对称结构的电晶管u形通道。如图11a-图11c所示，首先以剩余的所述氧化硅层17为掩膜对所述第一凹槽15下方的有源区12进行第一次刻蚀，由于不同区域剩余的氧化硅层17不同，由于所述氧化硅层17的掩膜作用，故而刻蚀有源区12的深度也不相同。具体的说，请参考图10a和11a所示，在aa’方向上，可以直接去刻蚀第一凹槽15下方的有源区12，故而其有源区12刻蚀的较深。请参考图10b和11b所示，在bb’方向上，由于第一凹槽15底部具有氧化硅层17，先需刻蚀掉第一凹槽15底部的氧化硅层17，再去刻蚀第一凹槽15下方的有源区12，故而其有源区12刻蚀的较浅。请参考图10c和11c所示，在cc’方向上，由于左侧(靠近c侧)的第一凹槽15底部未保留氧化硅层17，而在右侧(靠近c’侧)的第一凹槽15底部保留有氧化硅层17，所以第一凹槽15左侧的底部有源区12刻蚀较多，而右侧的底部有源区12刻蚀较少。亦即，第一凹槽15底部的有源区12刻蚀后形成的第二凹槽18为非对称结构的电晶管u形通道，所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同以及上述组合之其中之一。优选的，所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、以及所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同，从而使得后续形成的具有非对称结构u形通道的电晶管在坡度比较大，且深度比较深的位置处具有较高的驱动电流，以此实现对有源区电流的控制，改善结面漏电现象。

具体的，在所述第一次刻蚀中，选择所述氧化硅层17对所述掩膜层13具有高选择比(例如是大于5:1)的气体作为刻蚀气体，使得第一次刻蚀以刻蚀所述氧化硅层17为主，例如所述选择比可以6:1、7:1、8:1、9:1或10:1，或者本领域技术人员已知的其他选择比，所述刻蚀气体为以卤素为主的气体，例如氯气(cl)、溴气(br)等，均以等离子体形成存在。

然后，以所述掩膜层13为掩膜对所述第一凹槽15下方的有源区12以及与所述第一凹槽15沿第一方向上相邻的隔离结构11进行第二次刻蚀，如图12a-图12c所示。在第二次刻蚀中，增加对所述氧化硅层17的刻蚀气体，优选为四氟化碳(cf4)、三氟甲烷(chf3)等，对第一凹槽15下方的有源区12以及在y方向上的所述第一凹槽15之间的所述隔离结构11进行第二次刻蚀，形成第二凹槽18。请对比图12a与12b所示，并参照图11a与图11b，图12b中的第二凹槽深度要小于图12a中第二凹槽深度，其深度差在0.01nm与100nm之间，即所述第二凹槽18在所述有源区12内的部位形成为非对称结构的电晶管u形通道，所述电晶管u形通道在平行所述第二方向(x方向)的两平行向上的底部深度不同。请参照图12c所示，由于第二次刻蚀对没有掩膜层13保护的所述隔离结构11也进行了刻蚀，并且由于图10c中所述氧化硅层17的保留，在第二凹槽18在所述有源区12内的部分形成为非对称结构。具体的，所述第二凹槽18在所述有源区12内的部位形成为非对称结构的电晶管u形通道，所述电晶管u形通道在所述第一方向(y方向)相对布置的两侧坡度不同(即不同的曲率)，其所述坡度中水平方向(对应y方向)的差值在0.01nm与100nm之间，即，h4与h5的差值在0.01nm与100nm之间。

可知，在所述第二凹槽18的底部，在第二方向上(x方向)上，所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同，在第一方向(y方向)上，所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同，由此形成非对称结构的电晶管u形通道，最终形成具有非对称有源区的半导体器件，例如包含有非对称沟道的u形通道的电晶管，从而实现对沟道电流的控制，改善结面漏电现象，提高半导体器件的电学性能。

如图13a-图13b所示，形成第二凹槽18之后，所述半导体器件的制作方法还包括在所述字线形成区域中形成字线，所述字线由第二凹槽中的栅极以及隔离结构11上的导电层构成。所述栅极例如是栅极介质层和栅极导电层的组合。所述导电层例如是第一金属层和第二金属层的组合。可通过如下方式形成：首先，在半导体衬底10上形成栅介质层19，所述栅介质层19覆盖所述掩膜层13、第二凹槽18以及所述隔离区11，然后进行刻蚀工艺，仅保留第二凹槽中的栅介质层19，所述栅介质层19覆盖所述第二凹槽的侧壁及底部；接着，在半导体衬底10上形成导电层(如第一金属层20和第二金属层21)，所述导电层覆盖所述掩膜层13、所述栅介质层19以及所述隔离区11，然后进行刻蚀工艺，保留第二凹槽中的第一金属层20和第二金属层21作为栅极导电层，以及保留字线形成区域中隔离区上的第一金属层20和第二金属层21。所述第一金属层20覆盖所述栅介质层19，在所述第二凹槽内形成一深度小于第二凹槽的凹槽，所述第二金属层21填充满所述凹槽。所述栅介质层19可以为二氧化硅等传统的栅介质材料，也可以为高k介质材料，作为优选方案，本实施例中所述栅介质层19的材料为二氧化硅。所述栅介质层19可以通过原子沉积或等离子蒸汽沉积等沉积工艺形成。所述第一金属层20与所述第二金属层21的材质为钨、钛、镍、铝、铂、氮化钛、n型多晶硅或p型多晶硅，其电阻率为2*10^-8ωm～1*10²ωm；所述第一金属层20与第二金属层21采用原子沉积或等离子蒸汽沉积而成。

进一步的，还可采用等离子刻蚀工艺对第二沟槽中的所述栅介质层19与第一金属层20进行回刻，回刻过程中利用对第一金属层20的刻蚀速率高于对第二金属层21的刻蚀速率的气体对所述栅介质层19与第一金属层20进行回刻来实现，使得所述第二金属层21的顶面高度相对于所述栅介质层19和所述第一金属层20的侧缘高度更加接近所述第二凹槽18的开口，其高度差h6是所述有源区12的高度h3的0.01％～15％。所述第二金属层21与所述栅介质层19、第一金属层20相比，其高度突出的特征能够改善半导体器件由于电场变化所产生的漏电流，进一步提高半导体器件的电学性能。

图14为本发明一实施例所提供的半导体器件的俯视图，图15为图14所示的本发明一实施例中的半导体器件在dd’方向的剖面示意图。如图14与图15所示，采用本发明所述的半导体器件的制作方法最终形成的半导体器件包括半导体衬底10，形成于半导体衬底10内的隔离结构11，所述隔离结构11将所述半导体衬底10隔离为多个有源区12；还包括形成于有源区12上的字线22。需要说明的是，图14与图15只是简单的示意出了半导体器件的一些结构，用于说明本发明所述的技术方案。从图15可以看出，在dd’方向上，在所述有源区12内，所述有源区12两侧具有不同的坡度，即所述有源区12在dd’方向上相对布置的两个侧面的坡度不同，由此形成具有非对称有源区的半导体器件，从而实现对半导体器件内沟道电流的控制，达到提高半导体器件性能的目的。

并且从图14可以看出，所述有源区12与所述字线22之间的夹角为锐角。而在图2～图13是以所述夹角为直角进行说明的，均是为了更好的说明本发明所述的半导体器件的制造方法。在本发明中，所述夹角并不受限定，可以根据实际工艺条件或实际需求来确定。如上所述，所述夹角的优选角度为18度±1度或30度±1度。

相应的，本发明还提供一种半导体器件，采用上述半导体器件的制作方法制作而成。请参考图12a～图12c以及图13a～图13b所示，所述半导体器件包括：

一半导体衬底10，形成于所述半导体衬底10上的隔离结构11以及通过所述隔离结构11进行隔离的多个有源区12；以及

至少一第二凹槽18，贯通所述隔离结构11与所述有源区12，所述第二凹槽18在所述有源区12內的部位形成为非对称结构的电晶管u形通道。

所述有源区12呈条状，所述有源区12的宽度方向为一第一方向(即y方向)，所述有源区12的长度方向为一第二方向(即x方向)，所述第一方向和第二方向相互垂直；所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同以及上述组合之其中之一。在本实施例中，所述非对称结构包含所述电晶管u形通道沿所述第一方向相对布置的两侧坡度不同、以及所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同。

具体的，请参考图12a与图12b所示，在第一方向上(即y方向上)，在所述第二凹槽18底部，所述电晶管u形通道相对布置的两侧坡度不同，其所述坡度中水平距离的差值(在y方向上的差值，如图中的h4与h5)在0.01nm与100nm之间。请参考图12c所示，在第二方向方向上(即x方向上)，在所述第二凹槽18的底部，所述电晶管u形通道一侧的深度高于另一侧的深度，即所述电晶管u形通道在平行所述第二方向的两平行向上的底部深度不同，且高度差在0.01nm与100nm之间。

请参考图13a与图13b所示，所述半导体器件还包括：形成于所述第二凹槽内的栅极结构。所述栅极结构包括依次形成于所述第二凹槽内的栅介质层19、第一金属层20以及第二金属层21。同时，还包括形成于栅极结构两侧的有源区12的源极与漏极(图中未示出)。其中，所述第二金属层21的顶面高度相对于所述栅介质层19和所述第一金属层20的侧缘高度更加接近所述第二凹槽18的开口，其高度差是所述有源区12的高度h3的0.01％～15％。所述栅介质层19的材料优选为二氧化硅，所述第一金属层20与所述第二金属层21的材质为钨、钛、镍、铝、铂、氮化钛、n型多晶硅或p型多晶硅，其电阻率为2*10^-8ωm～1*10²ωm。

在所述第二凹槽内的形成栅介质层19、第一金属层20以及第二金属层21的同时，在所述第二凹槽之间的隔离结构11(第一方向上)上形成导电层。所述第二凹槽内的栅极结构以及隔离结构11上的导电层组成字线。所述有源区12长度所在的方向(第二方向)与所述字线的长度所在的方向之间的夹角为0度到90度，优选为：18度±1度或30度±1度。

相应的，本发明还提供一种存储器，包括如上所述的半导体器件。

综上所述，本发明提供的半导体器件及其制作方法、存储器及其制作方法，在形成第一凹槽之后再沉积多晶硅层，对多晶硅层进行离子注入，由于是沿所述第一方向对所述多晶硅层进行倾斜离子注入，在第一凹槽的某些位置避免了离子注入，然后对多晶硅层进行氧化并去除具有离子掺杂的氧化硅层，由此在第一凹槽的一些位置处形成有氧化硅层，在其他位置处不存在氧化硅层，接着以剩余的氧化硅层为掩膜对第一凹槽进行刻蚀，最终形成的第二凹槽在所述有源区内的部位形成为非对称结构的电晶管u形通道，由此形成的半导体器件具有非对称的有源区，从而实现对有源区电流的控制，以此改善结面漏电现象，提高半导体器件的电学性能。

进一步的，本发明在第二凹槽内依次形成栅介质层、第一金属层以及第二金属层之后，还包括对所述栅介质层与第一金属层进行回刻，使得第二金属层的顶面高度相对于栅介质层和第一金属层的侧缘高度更加接近所述第二凹槽的开口，从而进一步改善半导体器件由于电场变化所产生的结面漏电现象。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。