半导体装置及其制造方法与流程

本申请享有以日本专利申请2017-110049号(申请日：2017年6月2日)作为基础申请的优先权。本申请通过参考该基础申请，包括基础申请的全部内容。

本发明的实施方式涉及半导体装置及其制造方法。

背景技术

在使用了贴合soi(silicononinsulator)晶片的高耐压卧式二极管中，存在如下问题，即：虽然硅活性层越厚，耐压越变高，但是由于与其权衡的关系，导通时的载流子增加，反向恢复电荷qrr增大。

技术实现要素：

实施方式提供一种能够在不增厚硅层的情况下提高耐压，且降低反向恢复电荷qrr的半导体装置及其制造方法。

实施方式的半导体装置具备：基板；绝缘层，设置于上述基板上；第1导电型的第1硅层，设置于上述绝缘层上；第1导电型的第1半导体区域，设置于上述第1硅层的表面；第2导电型或者第1导电型的第2半导体区域，与上述第1半导体区域隔开间隔，设置于上述第1硅层的表面；第1电极，连接于上述第1半导体区域；以及第2电极，连接于上述第2半导体区域。上述第1硅层中的与上述绝缘层之间的边界附近的底部的氢浓度高于上述第1硅层中的比上述底部靠上的部分的氢浓度，上述第1硅层中的上述底部的电阻率低于上述第1硅层中的比上述底部靠上的上述部分的电阻率。

附图说明

图1(a)是实施方式的半导体装置的示意平面图，图1(b)是图1(a)中的a-a剖面图。

图2(a)是实施方式的半导体装置的示意平面图，图2(b)是图2(a)中的b-b剖面图。

图3(a)是实施方式的半导体装置的示意平面图，图3(b)是图3(a)中的c-c剖面图。

图4(a)及(b)是表示图1(a)及(b)所示的半导体装置中反偏压时的耗尽层的扩展的示意剖面图。

图5(a)是表示实施方式的半导体装置中漂移层厚度方向的电阻率的曲线图，图5(b)是卧式二极管关断时的反向恢复电流波形图。

图6(a)及(b)是实施方式的半导体装置的芯片内结构的示意图。

图7是实施方式的半导体装置的示意剖面图。

图8是表示图7所示的半导体装置的制造方法的示意剖面图。

具体实施方式

下面，参照附图，对于实施方式进行说明。还有，各附图中，对相同要素赋予了相同的标号。

在下面的实施方式中，虽然将第1导电型设为n型，将第2导电型设为p型进行了说明，但是也可以将第1导电型设为p型，将第2导电型设为n型。

另外，在下面的实施方式中，杂质浓度可以替换为载流子浓度进行表述。

图1(a)是实施方式的半导体装置50的示意平面图。

图1(b)是图1(a)中的a-a剖面图。

半导体装置50例如具有使用贴合soi(silicononinsulator)晶片而得到的卧式的frd(fastrecoverydiode，快速恢复二极管)结构。

如图1(b)所示，半导体装置50具有基板(支承体)1、基板1上所设置的绝缘层2和绝缘层2上所设置的漂移层4。

基板1是硅基板，绝缘层2是氧化硅层，漂移层4是n型的硅层。

在漂移层4内，设置有作为p型硅区域的基底区域7和作为n型硅区域的缓冲区域5。基底区域7和缓冲区域5相互在横向(相对于基板1的主面平行的方向)上隔开间隔。

在缓冲区域5的表面，设置有作为n型硅区域的阴极区域6。阴极区域6的n型杂质浓度比漂移层4的n型杂质浓度更高。缓冲区域5具有阴极区域6的n型杂质浓度和漂移层4的n型杂质浓度之间的n型杂质浓度。

在基底区域7的表面，设置有作为p型硅区域的阳极区域9和作为n型硅区域的接触区域8。阳极区域9的p型杂质浓度比基底区域7的p型杂质浓度高。

如图1(a)所示，阳极区域9将阴极区域6的周围连续包围。

在漂移层4的表面上设置有绝缘膜10。在绝缘膜10上，设置有对漂移层4表面侧的电场进行缓和的电极11。电极11例如由多晶硅构成。

阴极区域6的表面从绝缘膜10外露，连接到阴极区域6上所设置的金属的阴电极102上。

阳极区域9及接触区域8从绝缘膜10外露，连接到那些阳极区域9及接触区域8上所设置的金属的阳电极101上。

在漂移层4中的与绝缘层2之间的边界附近的底部，设置有缺陷层(低电阻层)13。形成图1(b)所示的各元件之后，如下所述，从晶片的表面侧(漂移层4的表面侧)将氢离子或者氦离子对漂移层4的底部进行照射。

通过该离子的照射，在漂移层4的底部形成晶体缺陷。从而，缺陷层13的缺陷密度高于比该缺陷层13靠上的部分(硅区域)的缺陷密度。

缺陷层13的氢浓度高于漂移层4中的比缺陷层13靠上的部分的氢浓度。或者，缺陷层13的氦浓度高于漂移层4中的比缺陷层13靠上的部分的氦浓度。该浓度(atoms/cm³)例如能够通过sims(secondaryionmassspectrometry，二次离子质谱法)等进行解析。

漂移层4的底部(缺陷层13)所注入的氢离子或氦离子作为掺杂剂来发挥作用，缺陷层13中的杂质浓度(氢浓度或者氦浓度)变得高于漂移层4中的比缺陷层13靠上的部分的杂质浓度。从而，缺陷层13的电阻率低于漂移层4中的比缺陷层13靠上的部分的电阻率。该状况例如能够通过sra(spreadingresistanceanalysis，扩展电阻分析)等进行解析。

图5(a)是表示对漂移层4厚度(自表面起的深度)方向的电阻率(ω/cm)进行测量后的实验结果的曲线图。

实线表示如上所述对漂移层4的底部进行了离子(氦离子)照射后的情形(实施方式)。虚线表示未进行该离子照射的情形(比较例)。

根据实施方式，通过上述离子照射，如图5(a)所示，能够相比于比较例，降低漂移层4的底部(缺陷层13)处的电阻率。漂移层4在缺陷层13内具有电阻率的最低值。

图4(a)及(b)是表示图1(a)及(b)所示的半导体装置(frd)50中反偏压时的耗尽层扩展的示意剖面图。示意地用灰色表示出耗尽层90。

对半导体装置(frd)50施加反偏压时，给阳电极101及基板1施加0v。然后，随着给阴电极102施加的电位(阳极电位)上升，从基底区域7和漂移层4之间的pn结、及漂移层4和绝缘层2之间的边界开始，耗尽层90不断扩展(不断扩大)。阳极电位例如是数百v，漂移层4将完全耗尽。

由漂移层4完全耗尽时对耗尽层90施加的电压来决定耐压。根据实施方式，通过提高漂移层4的底部(缺陷层13)的杂质浓度，就可以抑制从漂移层4和绝缘层2之间的边界开始的耗尽层的扩展。其使漂移层4的完全耗尽延迟，提高耐压。

图5(b)是由半导体装置(frd)50关断时的实验结果得到的反向恢复电流波形图。实线表示如上所述对漂移层4的底部进行了离子(氦离子)照射后的情形(实施方式)。虚线表示未进行该离子照射的情形(比较例)。

反向恢复电荷qrr依赖于正偏压时漂移层4内所蓄积的载流子数和其载流子的寿命。因为若反向恢复电荷qrr较大，则关断变慢，特别是在驱动电机的用途等方面，损耗增多，所以希望尽可能减小反向恢复电荷qrr。

根据实施方式，通过氢离子或者氦离子的照射，在漂移层4的底部形成缺陷层13，由此在该缺陷层13形成载流子的再结合中心，与比较例相比，能够缩短载流子寿命，减小反向恢复电荷qrr。这使关断速度加快。

图2(a)是其他实施方式的半导体装置40的示意平面图。

图2(b)是图2(a)中的b-b剖面图。

半导体装置40具有卧式的igbt(insulatedgatebipolartransistor)结构。该半导体装置40也和图1(a)及(b)所示的半导体装置(frd)50相同，具有soi结构，该soi结构具有基板1、基板1上所设置的绝缘层2和绝缘层2上所设置的漂移层4。

在漂移层4内，设置有作为p型硅区域的基底区域17和作为n型硅区域的缓冲区域15。基底区域17和缓冲区域15相互在横向(相对于基板1的主面平行的方向)上隔开间隔。

在缓冲区域15的表面，设置有作为p型硅区域的集电极区域16。集电极区域16的p型杂质浓度比基底区域17的p型杂质浓度更高。

在基底区域17的表面，设置有作为n型硅区域的发射极区域18。发射极区域18的n型杂质浓度比漂移层4的n型杂质浓度高。

在基底区域17上，还设置有作为p型硅区域的接触区域19。接触区域19的p型杂质浓度比基底区域17的p型杂质浓度高。

如图2(a)所示，基底区域17将集电极区域16的周围连续包围。

在漂移层4的表面上设置有绝缘膜10。在绝缘膜10上，设置有对漂移层4表面侧的电场进行缓和的电极11。

集电极区域16的表面从绝缘膜10外露，连接到集电极区域16上所设置的金属的集电极103上。

发射极区域18及接触区域19从绝缘膜10外露，连接到那些发射极区域18及接触区域19上所设置的金属的发射极电极104上。

在与发射极区域18邻接的基底区域17(发射极区域18和漂移层4之间的基底区域17)的表面上，以及与该基底区域17邻接的漂移层4的表面上，隔着栅极绝缘膜21，设置有栅电极105，栅电极105例如由多晶硅构成。栅电极105的一部分还延展于绝缘膜10上，还作为电极11来发挥作用。

如图2(a)所示，栅电极105将集电极区域16的周围连续包围。

在集电极103和发射极电极104之间被施加电压。给集电极103供给的电位比给发射极电极104供给的电位高。在igbt的接通动作时，给栅电极105供给大于阈值的电位，在基底区域17中的与栅电极105对置的区域形成反转层(n型的沟道)。然后，经过集电极区域16、缓冲区域15、漂移层4、沟道及发射极区域18，在集电极103和发射极电极104之间流过电流。此时，从p型的集电极区域16给漂移层4供给空穴，在漂移层4产生电子及空穴的高密度状态，获得较低的接通电阻。

在该半导体装置(igbt)40中，也在漂移层4中的与绝缘层2之间的边界附近的底部设置有缺陷层13。从而，在半导体装置(igbt)40中，也能够在关断时使漂移层4的完全耗尽延迟，提高耐压。再者，还能够利用缺陷层13缩短载流子寿命，减小反向恢复电荷qrr，加快关断速度。

图3(a)是另一实施方式的半导体装置60的示意平面图。

图3(b)是图3(a)中的c-c剖面图。

半导体装置60具有卧式的mosfet(metal-oxide-semiconductorfieldeffecttransistor)结构。该半导体装置60也具有soi结构，该soi结构具有基板1、基板1上所设置的绝缘层2和绝缘层2上所设置的漂移层4。

在漂移层4内，设置有作为p型硅区域的基底区域17和作为n型硅区域的缓冲区域15。基底区域17和缓冲区域15相互在横向(相对于基板1的主面平行的方向)上隔开间隔。

在缓冲区域15的表面，设置有作为n型硅区域的漏极区域26。漏极区域26的n型杂质浓度比漂移层4的n型杂质浓度高。缓冲区域15具有漏极区域26的n型杂质浓度和漂移层4的n型杂质浓度之间的n型杂质浓度。

在基底区域17的表面，设置有作为n型硅区域的源极区域28。源极区域28的n型杂质浓度比漂移层4的n型杂质浓度高。

在基底区域17上，也设置有作为p型硅区域的接触区域19。接触区域19的p型杂质浓度比基底区域17的p型杂质浓度高。

如图3(a)所示，基底区域17将漏极区域26的周围连续包围。

在漂移层4的表面上设置有绝缘膜10。在绝缘膜10上，设置有对漂移层4表面侧的电场进行缓和的电极11。

漏极区域26的表面从绝缘膜10外露，连接到漏极区域26上所设置的金属的漏电极106上。

源极区域28及接触区域19从绝缘膜10外露，连接到那些源极区域28及接触区域19上所设置的金属的源电极107上。

在与源极区域28邻接的基底区域17(源极区域28和漂移层4之间的基底区域17)的表面上，以及与该基底区域17邻接的漂移层4的表面上，隔着栅极绝缘膜21，设置有栅电极105，栅电极105例如由多晶硅构成。栅电极105的一部分还延展于绝缘膜10上，也作为电极11来发挥作用。

如图3(a)所示，栅电极105将漏极区域26的周围连续包围。

在漏电极106和源电极107之间施加电压。给漏电极106供给的电位比给源电极107供给的电位高。在mosfet的接通动作时，给栅电极105供给大于阈值的电位，在基底区域17的与栅电极105对置的区域形成反转层(n型的沟道)。然后，经过漏极区域26、缓冲区域15、漂移层4、沟道及源极区域28，在漏电极106和源电极107之间流过电流。

在该半导体装置(mosfet)60中，也在漂移层4中的与绝缘层2之间的边界附近的底部设置有缺陷层13。从而，在半导体装置(mosfet)60中，也能够在关断时使漂移层4的完全耗尽延迟，提高耐压。再者，还能够利用缺陷层13缩短载流子寿命，减小反向恢复电荷qrr，加快关断速度。

如同上面所说明的那样，根据实施方式，在frd、igbt及mosfet的各元件中，能够在不增厚漂移层4的情况下，提高耐压，且减低反向恢复电荷qrr。

图6(a)及(b)是实施方式的半导体装置芯片内结构的示意图。

根据图6(a)所示的半导体装置，在1个芯片内，集成混载了控制电路30、图2(a)及(b)所示的igbt40和图1(a)及(b)所示的frd50。控制电路30、igbt40及frd50形成于共同的soi晶片内。这些各元件彼此利用图1(b)、图2(b)及图7所示的绝缘膜(例如埋入氧化硅膜)12以及绝缘层2，进行了隔离。

控制电路30例如是包含cmos电路的ic(integratedcircuit)。控制电路30对igbt40或mosfet60的栅极电位进行控制。

根据图6(b)所示的半导体装置，在1个芯片内，集成混载了控制电路30和图3(a)及(b)所示的mosfet60。控制电路30及mosfet60形成于共同的soi晶片内。这些各元件彼此利用图3(b)、图7所示的绝缘膜(例如埋入氧化硅膜)12及绝缘层2，进行了隔离。

例如，控制电路30的耐压是20v，igbt的耐压是600v，frd的耐压是600v，mosfet的耐压是600v。

图6(a)或图6(b)所示的芯片结构的半导体装置例如能够作为驱动电机的驱动器来使用。

图7是例如混载了frd50和控制电路30的部分的示意剖面图。

在形成有控制电路30的区域内的绝缘层2上，设置有硅层81。在硅层81上形成有基底区域82，在该基底区域82的表面形成有漏极区域83和源极区域84。

在图7中表示控制电路30的cmos内的1个mosfet。在n沟道型mosfet的情况下，基底区域82是p型硅区域，漏极区域83及源极区域84是n型硅区域。在p沟道型mosfet的情况下，基底区域82是n型硅区域，漏极区域83及源极区域84是p型硅区域。

在漏极区域83和源极区域84之间的基底区域82的表面上，隔着栅极绝缘膜85设置有栅电极110。

在硅层81的表面上设置有绝缘膜10。漏极区域83从绝缘膜10外露，连接到漏极区域83上所设置的金属的漏电极108上。源极区域84从绝缘膜10外露，连接到源极区域84上所设置的金属的源电极109上。

在控制电路30的硅层81中的绝缘层2侧的底部，未进行离子照射，不形成缺陷层。硅层81中的与绝缘层2之间的边界附近的底部的氢浓度比漂移层4的与绝缘层2之间的边界附近的底部(缺陷层13)的氢浓度低。硅层81中的与绝缘层2之间的边界附近的底部的氦浓度比漂移层4中的与绝缘层2之间的边界附近的底部(缺陷层13)的氦浓度低。

例如采用贴合soi技术，以晶片状态形成图7所示的各要素(除了缺陷层13)。

frd50的漂移层4和控制电路30的硅层81被同时形成。在frd50的漂移层4和控制电路30的硅层81之间设置有绝缘膜12。

例如，控制电路30的n沟道型mosfet的p型基底区域82和frd50的p型基底区域7被同时形成。例如，控制电路30的n沟道型mosfet的n型漏极区域83及n型源极区域84和frd50的n型接触区域8被同时形成。例如，控制电路30的p沟道型mosfet的p型漏极区域83及p型源极区域84和frd50的p型阳极9被同时形成。

使为了形成各硅区域而注入的杂质活性化的退火，在形成缺陷层13之前已经进行。

在形成图7所示的各要素(除了缺陷层13)之后，如图8所示，在晶片的表面侧，例如设置铝的掩模200。掩模200将形成有控制电路30的区域覆盖。在该状态下，从晶片的表面侧朝向漂移层4的底部照射氢离子或者氦离子。在frd50的漂移层4的底部，如图7所示形成缺陷层13。

形成有控制电路30的部分由掩模200遮蔽，在形成有控制电路30的部分不注入离子。从而，在控制电路30的硅层81不形成缺陷层。

其后，取下掩模200，进行退火。以通过上述氢离子或者氦离子的照射而形成的缺陷层13的晶体缺陷不恢复的温度(比400℃低的温度)进行退火。例如以380℃进行退火。

该退火之后，研磨晶片的背面(基板1的背面)，使之变薄。此后，对晶片进行切割，分割为多个芯片。

在图2(b)所示的igbt40及图3(b)所示mosfet60中，也和frd50相同，形成有缺陷层13。

也就是说，在形成了图2(b)或图3(b)所示的各要素(除了缺陷层13)之后，用掩模对形成有控制电路30的区域进行遮蔽，对漂移层4的底部照射氢离子或者氦离子。

说明了本发明的数个实施方式，但是这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，可以在不脱离发明主旨的范围内，进行各种省略、替换及变更。这些实施方式及其变形包含于发明的范围和主旨内，并且包含于权利要求所述的发明和其均等的范围内。