本公开涉及一种具有多终端晶体管布局的半导体元件。
背景技术：
大部分晶体管的简化构造具有三个主要组件，称为绝缘层、半导体层以及电极，电极包含源极、漏极与栅极电极。源极接点与漏极接点是直接与半导体层接触，而栅极接点是通过绝缘层而与半导体层分离。可使用许多不同的结构布局制造晶体管。
技术实现要素：
本公开的实施例提供一种半导体元件。该半导体元件包含一栅极区域、一源极/漏极区域以及位于该栅极区域与该源极/漏极区域之间的一绝缘层。该源极/漏极区域包含延伸于一第一方向的一第一区段、延伸平行于该第一区段的一第二区段、以及连接于该第一区段与该第二区段之间的一第三区段。
在一实施例中，该第三区段延伸于一第二方向，该第二方向不同于该第一方向。例如，该第二方向垂直于该第一方向。
在另一实施例中，该源极/漏极区域包含一第一源极/漏极终端、一第二源极/漏极终端以及一第三源极/漏极终端。这些终端未与该栅极区域重叠。
在另一实施例中，该第一源极/漏极终端与该栅极区域定义一第一晶体管，该第二源极/漏极终端与该栅极区域定义一第二晶体管，以及该第三源极/漏极终端与该栅极区域定义一第三晶体管。
在另一实施例中，该第三区段的一端部连接至该第二区段的一端部。
在另一实施例中，该半导体元件另包含一第四源极/漏极终端。再者，该第四源极/漏极终端与该栅极区域定义一第四晶体管。
在一实施例中，第三区段位置接近该第一区段与该第二区段上的源极/漏极终端，并与该第一区段与该第二区段上的该源极/漏极终端一起定义一充电电流路径。
在另一实施例中，该第三区段具有一驼峰形状。
本公开的一些实施例亦提供一种半导体元件。该半导体元件包含一栅极区域与一源极/漏极区域。该源极/漏极区域另包含一第一源极/漏极终端、一第二源极/漏极终端以及一第三源极/漏极终端。该第一、第二与第三源极/漏极终端彼此分离，并且该第一、第二与第三源极/漏极终端各自未与该栅极区域重叠。
在一实施例中，该第一源极/漏极终端与该栅极区域定义一第一晶体管，该第二源极/漏极终端与该栅极区域定义一第二晶体管，以及该第三源极/漏极终端与该栅极区域定义一第三晶体管。
在另一实施例中，该源极/漏极区域包含一第一区段，该第一区段于一第一方向自该第一源极/漏极终端延伸至该第二源极/漏极终端。
在另一实施例中，该源极/汲汲区域包含延伸平行于该第一区段的一第二区段，以及连接于该第一区段与该第二区段之间的一第三区段。
在另一实施例中，该第三区段的一端部连接至该第二区段的一端部。
在另一实施例中，该半导体元件另包含一第四源极/漏极终端，其未与该栅极区域重叠。再者，该第四源极/漏极终端与该栅极区域定义一第四晶体管。甚者，该第二区段自该第三源极/漏极终端延伸至该第四源极/漏极终端。
附图说明
为协助读者达到最佳理解效果，建议在阅读本公开时同时参考附件图示及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的附图不一定按照正确的比例绘制。在某些附图中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1a为示意图，例示本公开实施例的半导体元件的布局。
图1b为示意图，例示本公开实施例的图1a所示半导体元件的源极与漏极区域。
图2a至2d分别为沿着图1a的线aa至dd说明半导体元件的剖面图。
图3a为电路图，例示本公开实施例的图1a所示半导体元件的p型晶体管。
图3b为电路图，例示本公开实施例的图1a所示半导体元件的n型晶体管。
图4为示意图，例示本公开实施例的半导体元件的布局。
图5a至5d分别为沿着图4的线aa至dd说明半导体元件的剖面图。
图6a为示意图，例示本公开实施例的半导体元件的布局。
图6b为示意图，例示本公开实施例的图6a所示半导体元件的源极与漏极区域。
图7a至7f分别为沿着图6a的线aa至ff说明半导体元件的剖面图。
图8a为电路图，例示本公开实施例的图6a所示半导体元件的p型晶体管。
图8b为电路图，例示本公开实施例的图6a所示半导体元件的n型晶体管。
图9为示意图，例示本公开实施例的半导体元件的布局。
图10a至10f分别为沿着图9的线aa至ff说明半导体元件的剖面图。
图11为示意图，例示本公开实施例的半导体元件的充电路径与驱动路径。
图12为示意图，例示本公开实施例的半导体元件的充电路径与驱动路径。
附图标记说明：
10半导体元件
11第一区域
12第二区域
21第一区段
22第二区段
23第三区段
25绝缘层
40半导体元件
60半导体元件
62源极/漏极区域
72第二区段
90半导体元件
110半导体元件
120半导体元件
121第一区段
122第二区段
123第三区段
223第三区段
sd1第一源极/漏极终端
sd2第二源极/漏极终端
sd3第三源极/漏极终端
sd4第四源极/漏极终端
aa线
bb线
cc线
dd线
ee线
ff线
g栅极终端
t1第一晶体管
t2第二晶体管
t3第三晶体管
t4第四晶体管
t5第五晶体管
cp1充电路径
cp2充电路径
dp1驱动路径
dp2驱动路径
具体实施方式
本公开提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。为简化说明起见，本公开也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例而言，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其他不同实施例，其中第一特征与第二特征中间另有其他特征，以致于第一特征与第二特征并不直接接触。此外，本公开中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。
再者，应理解当称元件“连接至”或“耦合至”另一元件时，其可直接连接或耦合至另一元件，或是可有其他中间元件存在。
图1a为示意图，例示本公开实施例的半导体元件10的布局。
参阅图1a，半导体元件10包含第一区域11与第二区域12。第一区域11位于第二区域12上方，作为半导体元件10中所定义的晶体管的栅极区域。源极区域12位于基板(未示出)上或位于基板上方，作为晶体管的源极/漏极区域。将参照图3a与图3b详细说明晶体管。
第一区域11包含栅极终端g，用于将半导体元件10中的晶体管经由互连结构(未示出)电连接至偏压来源(biassource)或其他元件，该互连结构可另包含导电通路与金属层。再者，第二区域12包含源极/漏极终端sd1至sd4，对于晶体管而言，源极/漏极终端sd1至sd4未与栅极区域11重叠。依照相关晶体管的形式以及施加于源极/漏极终端电压电平，源极/漏极终端sd1至sd4可各自做为源极终端或漏极终端。
图1b为示意图，例示本公开实施例图1所示的半导体元件10的源极/漏极区域12。
参阅图1b，源极/漏极区域12包含第一区段(leg)21、第二区段22与第三区段23。第一区段21于第一源极/漏极终端sd1与第二源极/漏极sd2之间实质延伸于第一方向。第二区段22与第一区段21分离，实质延伸且与于第三源极漏极终端sd3与第四源极/漏极终端sd4之间的第一区段21平行。延伸于第二方向的第三区段23是连接于第一区段21与第二区段22之间，其中第二方向不同于第一方向。在本实施例中，第二方向实质上与第一方向垂直。
图2a、2b、2c与2d分别为沿着图1a的线aa、bb、cc与dd说明半导体元件10的剖面图。
参阅图2a，例如，半导体元件10包含绝缘层25，为求简洁，未示出于图1a中。绝缘层25位于栅极区域11与源极/漏极区域12之间。此外，由于栅极区域11位于源极/漏极区域12上方，半导体元件10具有「顶部栅极(top-gate)」结构，半导体元件10中的晶体管称为「顶部栅极晶体管(top-gatetransistor)」。在顶部栅极结构中，源极/漏极区域12位于栅极区域11与半导体元件10的基板之间。
图3a为电路图，例示本公开实施例的图1a所示半导体元件10的p型晶体管t1至t5。
参阅图3a与图1b，以第一区段21的第一源极/漏极sd1、第三区段23与栅极区域11定义第一晶体管t1。此外，以第一区段21的第二源极/漏极sd2、第三区段23与栅极区域11定义第二晶体管t2。同样地，以第二区段22的第三源极/漏极sd3、第三区段23与栅极区域11定义第三晶体管t3。再者，以第二区段22的第四源极/漏极sd4、第三区段23与栅极区域11定义第四晶体管t4。甚者，以第三区段23与栅极区域11定义第五晶体管t5。晶体管t1至t5共用栅极终端g。
晶体管t1至t5可各自包含薄膜晶体管(thinfilmtransistor，tft)或金属氧化物半导体(metal-oxide-semiconductor，mos)晶体管。以tft为例，半导体元件10包含半导体层，该半导体层可与源极/漏极区12共平面或交错。为求简洁，图1a或1b未示出此半导体层。
图3b为电路图，例示本公开实施例的图1a所示半导体元件10的n型晶体管t1至t5。
参阅图3b，晶体管t1至t5类似于图3a所示与所述的晶体管，差别在于例如，图3b所示的这些晶体管t1至t5为n型晶体管。
与布局中具有一个源极终端和一个漏极终端的一些现有的半导体元件不同，半导体元件10包含超过两个源极/漏极终端。在本实施例中，半导体元件10包含四个源极/漏极终端sd1、sd2、sd3与sd4。然而，在其他的实施例中，半导体元件10可包含超过两个平行区段，因而具有超过四个源极/漏极终端。由于具有多个源极/漏极终端，半导体元件的布局较为弹性，可有助于复杂的电路设计并且有利于面积成本(areacost)。
图4为示意图，例示本公开实施例的半导体元件40的布局。
参阅图4，半导体元件40类似于图1a所示与所述的半导体元件10，差别在于例如，栅极区域11是位于源极/漏极区域12下方。
图5a、5b、5c与5d分别为沿着图4的线aa、bb、cc与dd说明半导体元件40的剖面图。
参阅图5a，例如，半导体元件40包含绝缘层25，为求简洁，未示出于图4中。绝缘层25位于栅极区域11与源极/漏极区域12之间。由于栅极区域11位于源极/漏极区域12下方，半导体元件40具有「底部栅极(bottom-gate)」结构，半导体元件10中的晶体管称为「底部栅极晶体管(bottom-gatetransistor)」。在底部栅极结构中，栅极区域11位于源极/漏极区域12与半导体元件40的基板之间。半导体元件40的电路结构类似于图3a或3b所示与所述的电路结构。此外，所述晶体管各自可包含薄膜晶体管(tft)。
图6a为示意图，例示本公开实施例的半导体元件60的布局。
参阅图6a，半导体元件60类似于图1a所示与所述的半导体元件10，差别在于例如，源极/漏极区域62不存在第四源极/漏极sd4。因此，在本实施例中，半导体元件60包含三个源极/漏极终端sd1、sd2与sd3。
图6b为示意图，例示本公开实施例图6a所示的半导体元件60的源极/漏极区域62。
参阅图6b，源极/漏极区域62类似于图1a所示与所述的半导体元件10的源极/漏极区域12。特别地，除了第一区段21与第三区段23之外，源极/漏极区域62包含第二区段72。再者，第三区段23的一端部连接至第二区段72的一端部。
图7a至7f分别为沿着图6a的线aa至ff说明半导体元件60的剖面图。
参阅图7a，例如，半导体元件60包含绝缘层25，为求简洁，未示出于图6a中。绝缘层25是位于栅极区域11与源极/漏极区域62之间。由于栅极区域11位于源极/漏极区域62上方，因而半导体元件60具有顶部栅极结构，半导体元件60中的晶体管称为顶部栅极晶体管。
图8a为电路图，例示本公开实施例的图6a所示半导体元件60的p型晶体管t1至t3与t5。
参阅图8a，电路类似于图3a所示与所述的电路，差别在于由于源极/漏极区域62不存在第四源极/漏极sd4，因而没有第四晶体管t4。
图8b为电路图，例示本公开实施例的图6a所示半导体元件60的n型晶体管t1至t3与t5。
参阅图8，晶体管t1至t3与t5类似于图8a的晶体管t1至t3与t5，差别在于例如图8所示的这些晶体管t1至t3与t5是n型晶体管。
图9为示意图，例示本公开实施例的半导体元件90的布局。
参阅图9，半导体元件90类似于图6a所示与所述的半导体元件60，差别在于例如，栅极区域11位于源极/漏极区域62下方。
图10a至10f分别为沿着图9的线aa至ff说明图9的半导体元件90的剖面图。
参阅图10a，例如，半导体元件90包含绝缘层25，为求简洁，其未示出于图9中。绝缘层25位于栅极区域11与源极/漏极区域62之间。由于栅极区域11位于源极/漏极区域6下方，因而半导体元件90具有底部栅极结构，并且半导体元件90中的晶体管为底部栅极晶体管。半导体元件90的电路结构类似于图8a或8b所示与所述的电路结构。此外，各个晶体管可包含薄膜晶体管(tft)。
图11为示意图，例示本公开实施例的半导体元件110中的充电路径cp1与驱动路径dp1。
参阅图11，半导体元件110类似于图1a所示与所述的半导体元件10，差别在于例如，半导体元件110的第三区段123的位置不同于半导体元件10的第三区段23。具体而言，第三区段123位置接近终端sd1与sd3并且远离终端sd2与sd4。因此，自终端sd1通过第三区段123至终端sd3的充电路径cp1是短于自终端sd4通过第三区段123至终端sd2的驱动路径dp1。例如，半导体元件110可操作于初始化阶段(initializationphase)、充电阶段与驱动阶段。在充电阶段过程中，充电电流流至充电路径cp1中的半导体元件110中。相对地，在驱动阶段过程中，驱动电流自驱动电路dp1中的半导体元件110流出。该技艺中具有通常技术者可理解就考量充电而言，需要具有期望程度的大电流，而不论充电电流是否均匀。相对地，就考量驱动而言，需要具有期望电流密度的均匀电流，而不论驱动电流是否为强电流。再者，较短的电流路径有利于充电电流，而较长的电流路径有利于驱动电流。
在本实施例中，第一区段121与第二区段122的终端sd1及sd3分别用于充电操作，而第一区段121与第二区段122的终端sd2及sd4分别用于驱动操作。由于第三区段123位置接近与充电操作相关的终端sd1与sd3，因而充电路径cp1短于驱动路径dp1，此有利于半导体元件110的充电与驱动操作。
在一些实施例中，终端sd1与sd3可用于驱动操作，而终端sd2与sd4用于充电操作。在此情况下，第三区段123位置接近充电路径上的终端sd2与sd4，并且远离驱动路径上的终端sd1与sd3。
虽然本公开说明顶部栅极结构，然而本公开关于比驱动路径更靠近充电路径的第三区段的实施例可应用于底部栅极结构。
图12为示意图，例示本公开另一实施例的半导体元件10中的充电路径cp2与驱动路径dp2。
参阅图12，半导体元件120类似于图11所示与所述的半导体元件110，差别在于例如，半导体元件120的第三区段223的形状不同于半导体元件110的第三区段123。在本实施例中，第三区段223的形状如驼峰(hump)。此外，第三区段223的「驼峰」比驱动路径dp2上的终端sd2与sd4更接近充电路径cp2上的终端sd1与sd3。在其他的实施例中，第三区段223为任意形状，只要有相对短的充电路径与相对长的驱动路径存在即可。有利的是，如图11所示的半导体元件110的第三区段123，实现较短的充电路径与较长的驱动路径，分别造成较大的充电电流与较均匀的驱动电流。
前述内容概述一些实施方式的特征，因而熟知此技艺的人士可更加理解本公开的各方面。熟知此技艺的人士应理解可轻易使用本公开作为基础，用于设计或修饰其他制程与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。熟知此技艺的人士亦应理解此均等架构并不脱离本申请公开内容的构思与范围，并且熟知此技艺的人士可进行各种变化、取代与替换，而不脱离本公开的构思与范围。