集成电路的压焊盘结构及其工艺方法与流程

本发明涉及集成电路的压焊盘结构及其工艺方法，尤指一种应用于晶圆级芯片尺寸封装(wlcsp)的集成电路的压焊盘结构及其工艺方法。

背景技术：

一般而言，高速集成电路(ic)普遍采用了晶圆级芯片尺寸封装(wlcsp)，这样的封装方式能满足各种便携式产品的小尺寸、轻薄、数据传输稳定性以及散热等等的应用需求，然而这也带来一个严重的问题，就是芯片级封装大多采用植球方式，而焊球的直径一般在180um以上，这样就会要求芯片压焊盘(pad)金属的长宽尺寸在200um以上，这样的压焊盘pad的面积比普通的打线封装大很多(达到4～10倍)，这样就引入了比普通封装的到衬底大得多的寄生电容，可能会达到数百飞法(ff),而对于高速ic的输入信号，即频率会在800m到10g的之间信号而言，数百ff的输入电容会带来相当大的信号衰减。

举例来说，对于高速开关ic,高速信号的传输从输入端到输出端会经过的两个压焊盘，那么压焊盘寄生电容加起来就有可能接近1皮法(pf),这将会成为产生信号衰减的主要因素。那么如何有效降低圆片级封装的压焊盘引入的对地寄生电容，降低高频下的信号衰减，成为该类高速电路的一个非常关键的问题。现有的降低该寄生电容的办法有增加芯片互联金属层数，例如3层金属变为5层，这样最顶层的压焊盘金属层到接地的硅衬底之间的介质厚度增加，就可实现电容的降低，但是这样带来了很大的工艺成本增加，每增加一层金属就要额外增加两个工艺光罩层次，急剧增加芯片成本。

因此，如何提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法，即为各家业者亟待解决的课题。

技术实现要素：

鉴于现有技术的种种缺失，本发明的主要目的，即在于提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法。

为了达到上述目的及其他目的，本发明提供一种集成电路的压焊盘结构，包括p型硅衬底、隔离层、深n阱、p+有源区、n+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层。

其中，隔离层形成在p型硅衬底上；深n阱形成在p型硅衬底与隔离层之间，且深n阱是以分布式图形注入形成在p型硅衬底中；p+有源区形成在p型硅衬底上及隔离层旁；n+有源区形成在深n阱中；第一介质层形成在隔离层上；第一金属层形成在第一介质层上，第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接p+有源区，第二区通过一第二接触孔的金属连接n+有源区；第二介质层形成在第一介质层上；第二金属层形成在第二介质层上；第三介质层形成在第二金属层上；以及第三金属层形成在第三介质层上。

在一实施例中，分布式图形为方块、多边形、圆形或同心环型的重复图形。

在一实施例中，相邻的分布式图形的间距是深n阱结深的0.5倍到1.6倍之间。

在一实施例中，深n阱浮空或连接至一指定电位，指定电位在0v到集成电路中的最高电位之间。

在一实施例中，深n阱中还包括一p型区域。

在一实施例中，p型区域中还包括一n型区域。

在一实施例中，第二介质层或第三介质层的厚度在15ka(千埃，1埃＝1angstrom＝0.1纳米)至50ka之间。

本发明还提供一种集成电路的压焊盘结构的工艺方法，包括以下步骤：在一p型硅衬底上形成隔离层；在隔离层旋涂光刻胶，并对光刻胶进行光刻以形成分布式图形注入窗口；进行掺杂注入以在p型硅衬底中形成深n阱，并移除光刻胶；进行热扩散，以令深n阱通过扩散相互交叠；在p型硅衬底上形成p+有源区，以及在深n阱上形成n+有源区；在隔离层上淀积形成第一介质层；对第一介质层光刻出分别对应p+有源区以及n+有源区的第一接触孔以及第二接触孔，并对第一接触孔以及第二接触孔填充金属；在第一介质层上淀积形成第一金属层，并对第一金属层光刻图形并形成分别对应第一接触孔与第二接触孔的第一区与第二区；在第一金属层上淀积形成第二介质层；在第二介质层上淀积形成第二金属层，并对第二金属层光刻图形；在第二金属层上淀积形成第三介质层；以及在第三介质层上淀积形成第三金属层。

在一实施例中，分布式图形为方块、多边形、圆形或同心环型的重复图形。

在一实施例中，集成电路的压焊盘结构的工艺方法还包括在第一金属层上淀积形成第二介质层之后，将第二介质层研磨到指定厚度，指定厚度在15ka至50ka之间。

在一实施例中，集成电路的压焊盘结构的工艺方法还包括在第二金属层上淀积形成第三介质层之后，将第三介质层研磨到指定厚度，指定厚度在15ka至50ka之间。

相较于现有技术，由于本发明的集成电路的压焊盘结构具有形成在p型硅衬底与隔离层之间的深n阱，且深n阱是以分布式图形注入形成在p型硅衬底中，深n阱可与p型硅衬底形成更淡掺杂的pn结，并因串入较小的pn结电容而使得压焊盘与p型硅衬底的寄生电容变小，另一方面则增加了第二介质层、第三介质层的厚度，从而降低介质电容，并可进一步降低寄生电容。此外，本发明的集成电路的压焊盘结构可通过现有的工艺改良后方便地实现，不会产生额外的工艺光罩层次，也不会增加成本，充分克服了现有技术中所具有的问题。

附图说明

图1为本发明一实施例的集成电路的压焊盘结构的架构示意图。

图2为本发明一实施例的分布式图形注入区域的单元版图俯视示意图。

图3为本发明一实施例的分布式图形注入区域的单元版图截面示意图。

图4为本发明一实施例的集成电路的压焊盘结构的工艺方法的步骤流程图。

图5为本发明另一实施例的集成电路的压焊盘结构的工艺方法的部分步骤流程图。

符号说明：

1集成电路的压焊盘结构

10p型硅衬底

11隔离层

12深n阱

13p+有源区

14n+有源区

15第一介质层

16a第一金属层(第一区)

16b第一金属层(第二区)

17第二介质层

18第二金属层

19第三介质层

20第三金属层

21钝化层

22铅锡焊球

23第一接触孔

24第二接触孔

s1～s12步骤

s9a、s11a步骤

具体实施方式

以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实施例加以施行或应用。

请参阅图1，图1为本发明一实施例的集成电路的压焊盘结构的架构示意图。如图所示，本发明的集成电路的压焊盘结构1，包括p型硅衬底10、隔离层11、深n阱12、p+有源区13、n+有源区14、第一介质层15、第一金属层16a、16b、第二介质层17、第二金属层18、第三介质层19以及第三金属层20。

在其他的实施例中，本发明的集成电路的压焊盘结构1不局限于图1中三层金属的情况，可以是四层、五层等等更多金属层次的芯片。金属层介质(如第一介质层15、第二介质层17、第三介质层19)不限于最常用的氧化层介质，还包括low-k(低介电常数)材料介质层等等，此外，在最顶层的金属层之上，还可淀积形成钝化层21，以及在顶层金属的钝化层21压焊盘窗口里形成铅锡焊球22。

如图1所示，隔离层11形成在p型硅衬底10上；深n阱12形成在p型硅衬底10与隔离层11之间，且深n阱12是以分布式图形注入形成在p型硅衬底10中；p+有源区13形成在p型硅衬底10上及隔离层11旁；n+有源区14形成在深n阱12中；第一介质层15形成在隔离层11上；第一金属层16a、16b形成在第一介质层15上，第一金属层16a、16b分为第一区16a以及第二区16b，第一区16a通过一第一接触孔23的金属连接p+有源区13，第二区16b通过一第二接触孔24的金属连接n+有源区14；第二介质层17形成在第一介质层15上；第二金属层18形成在第二介质层17上；第三介质层19形成在第二金属层18上；以及第三金属层20形成在第三介质层19上。

为方便说明，令顶层金属也就是第三金属层20到p型硅衬底10的硅表面的介质层电容为c1,深n阱12到地的pn结电容为c2。在现有技术中的压焊盘结构的寄生电容约略等于c1，然而，由于本发明的集成电路的压焊盘结构1引入深n阱12到地的pn结电容c2，使得第三金属层20到地的寄生电容变成电容c1和电容c2的串联，也就是变为c1*c2/(c1+c2)，较电容c1的值小，并会因为电容c2的值变小而令整体寄生电容更小。

更进一步而言，本发明还采用了一种分布式图形的深n阱12的pn结结构来减小c2。由于pn结电容与耗尽层宽度成线性反比关系，所以增加pn结耗尽层宽度就可以降低c2,那根据半导体物理公式可知，降低pn结两侧掺杂浓度和增加反偏电压都可以增加耗尽层宽度，即降低电容。深n阱12上的电位可以在应用时接入，pn结耗尽层也会随着反偏电压的增加而增加，电容值c2减小。

请参阅图2及图3，图2为本发明一实施例的分布式图形注入区域的单元版图俯视示意图，图3为本发明一实施例的分布式图形注入区域的单元版图截面示意图。在一实施例中，分布式图形可为方块、多边形、圆形或同心环型的重复图形。在图2及图3的实施例中是以正方形的分布式图形为例，深n阱12是以分布式图形注入形成在p型硅衬底10中，然后通过扩散互相连结，这样的图形可以较整块深n阱12图形注入掺杂浓度降低，而且可以在满足基本工艺规则要求的情况下调节图形的形状、大小和间距来进一步优化pn结的掺杂浓度，分布式注入的图形、大小和间距都会对这个pn结的形貌有影响。

图2中，空白正方形区域为有注入深n阱12的区域图形，而填充的区域为光刻胶挡住不能注入的区域，注入后，会进行高温推进，这样注入的深n阱12掺杂会通过扩散相互交叠，如图3所示。扩散后的区域掺杂浓度会比深n阱12整块注入更淡。因而在相同的pn结反向偏置下，这种分布式图形的深n阱12可以与p型硅衬底10形成具有更宽耗尽层的pn结。

在一实施例中，相邻的分布式图形的间距是深n阱12结深的0.5倍到1.6倍之间，举例来说，若采用工艺的深n阱12结深为5um(微米)，则相邻的分布式图形的间距是2.5um到8um之间。

在一实施例中，深n阱12可浮空或连接至一指定电位，指定电位在0v到集成电路中的最高电位之间。

在一实施例中，深n阱12中还可包括一p型区域，且p型区域中还可包括一n型区域。深n阱12中还可以再注入p型继续串联进来一个pn结电容，同时该p型区域中也可再注入n型区域再串联pn结电容等等，可串入多个pn结电容以进一步降低寄生电容。

在一实施例中，第二介质层17或第三介质层19的厚度在15ka至50ka之间。如同前述内容，本发明的集成电路的压焊盘结构1的寄生电容为c1*c2/(c1+c2)，通过增加第一层金属16a、16b之上的任意层间介质的厚度，可进一步降低电容c1，从而降低整体的寄生电容。举例来说，在线宽小于0.35um的工艺中，第二介质层17或第三介质层19的厚度在15ka至50ka之间，而在现有技术中，两层间介质的厚度各在10ka左右，而本发明的第二介质层17的厚度可为20ka，第三介质层19的厚度则可为30ka，第三金属层20到地的厚度较现有技术几乎增加一倍，而寄生介质电容就几乎减少到现有技术的一半。加厚各层介质会带来一个问题就是金属间通孔23、24的深宽比的问题，但是可以通过金属层厚度不变，改变通孔的大小，或者各金属层厚度相应增加，通孔不变或者适当增大的方式实现，这两种方法在半导体工艺中都可以方便地实现。

请参阅图4，图4为本发明一实施例的集成电路的压焊盘结构的工艺方法的步骤流程图。如图所示，本发明还提供一种集成电路的压焊盘结构的工艺方法，包括以下步骤：

s1：在一p型硅衬底上形成隔离层；

s2：在隔离层旋涂光刻胶，并对光刻胶进行光刻以形成分布式图形注入窗口；

s3：进行掺杂注入以在p型硅衬底中形成深n阱，并移除光刻胶；

s4：进行热扩散，以令深n阱通过扩散相互交叠；

s5：在p型硅衬底上形成p+有源区，以及在深n阱上形成n+有源区；

s6：在隔离层上淀积形成第一介质层；

s7：对第一介质层光刻出分别对应p+有源区以及n+有源区的第一接触孔以及第二接触孔，并对第一接触孔以及第二接触孔填充金属；

s8：在第一介质层上淀积形成第一金属层，并对第一金属层光刻图形并形成分别对应第一接触孔与第二接触孔的第一区与第二区；

s9：在第一金属层上淀积形成第二介质层；

s10：在第二介质层上淀积形成第二金属层，并对第二金属层光刻图形；

s11：在第二金属层上淀积形成第三介质层；以及

s12：在第三介质层上淀积形成第三金属层。

此外，还可淀积钝化层，并刻蚀钝化层窗口，露出第三金属层，以及在第三金属层的钝化层压焊盘窗口里形成铅锡焊球。

举例来说，步骤s3中进行高能注入如注掺杂为磷,剂量6e13/cm²,能量1.5mkev工艺步骤后，除去光刻胶，清洗后进行步骤s4扩散推进，扩散过程首先需要在表面生长薄氧化层,然后用1100度～1200度进行高温，长时间如4小时到12小时的热推进，这样注入的深n阱掺杂会通过扩散相互交叠，扩散后会获得比深n阱注入掺杂浓度更淡的n型区域。

在一实施例中，分布式图形可为方块、多边形、圆形或同心环型的重复图形。

请参阅图5，图5为本发明另一实施例的集成电路的压焊盘结构的工艺方法的部分步骤流程图。如图所示，在一实施例中，集成电路的压焊盘结构的工艺方法还可包括在步骤s9：在第一金属层上淀积形成第二介质层之后，进行步骤s9a：将第二介质层研磨(例如化学机械研磨)到指定厚度，指定厚度在15ka至50ka之间。

在一实施例中，集成电路的压焊盘结构的工艺方法还包括在步骤s11：在第二金属层上淀积形成第三介质层之后，进行步骤s11a：将第三介质层研磨(例如化学机械研磨)到指定厚度，指定厚度在15ka至50ka之间。第二介质层及第三介质层可具有不同的指定厚度。

综上所述，由于本发明的集成电路的压焊盘结构具有形成在p型硅衬底与隔离层之间的深n阱，且深n阱是以分布式图形注入形成在p型硅衬底中，深n阱可与p型硅衬底形成更淡掺杂的pn结，并因串入较小的pn结电容而使得压焊盘与p型硅衬底的寄生电容变小，另一方面则增加了第二介质层、第三介质层的厚度，从而降低介质电容，并可进一步降低寄生电容。此外，本发明的集成电路的压焊盘结构可通过现有的工艺改良后方便地实现，不会产生额外的工艺光罩层次，也不会增加成本，充分克服了现有技术中所具有的问题。

藉由以上较佳具体实施例的描述，本领域具有通常知识者当可更加清楚本发明的特征与精神，惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，任何对上述实施例进行的修改及变化仍不脱离本发明的精神，且本发明的权利范围应如权利要求书所列。