超结半导体器件及其制备方法与流程

本发明涉及半导体技术领域，尤其涉及一种超结半导体器件及其制备方法。

背景技术：

常规结构的vdmos(verticaldouble-diffusionmetal-oxide-semiconductor，垂直双扩散金属-氧化物半导体场效应晶体管)随着击穿电压的提高，外延层电阻率和厚度需要增大，导致导通电阻将会很大，导通电阻与击穿电压关系为：r∝bv^2.5，这就是通常所说的‘硅极限’。为了减小导通电阻或者突破硅极限，目前主要采用超结半导体器件。

目前在制备超结半导体器件时，可首先采用通用光刻版制备具有超结结构的外延片，后续可根据客户需求选择特定产品类型在外延片上制备包括源极、栅绝缘层和栅极等表面器件结构，以形成最终的超结半导体器件的芯片。

现有的具有超结结构的外延片，为在一块衬底上制备多个重复超结结构，可将一块外延片进行分割成多个芯片区域，芯片区域为最终形成的芯片所在区域，每个芯片区域包括一个或多个超结结构，由于相邻芯片区域之间距离较近，相邻芯片区域之间的表面电场会对外延片中的超结结构造成不良影响，因此，影响芯片产品的性能。

技术实现要素：

有鉴于此，本发明提出一种能够对外延片的芯片区域之间的电场进行隔离的超结半导体器件及其制备方法。

为了上述目的，本发明所采用的技术方案为：

根据本发明实施例的第一方面，提供一种超结半导体器件的制备方法，包括：

在第一型衬底上制备多个超结结构，多个所述超结结构沿所述第一型衬底的横向分为多个相互间隔的芯片区域；

至少在相邻的所述芯片区域之间的间隔区域表面形成第一型掺杂层。

可选的，在所述第一型衬底上制备多个超结结构之后，还包括：

将制备有多个超结结构的第一型衬底入库存储；

在所述至少在相邻的所述芯片区域之间的间隔区域表面形成第一型掺杂层之后，还包括：

在所述第一型掺杂层上制备表面半导体器件结构。

可选的，所述在第一型衬底上制备多个超结结构，包括：

在所述第一型衬底上形成第一型外延层；

沿所述第一型衬底的横向在所述第一型外延层中形成多个掺杂本体，各所述掺杂本体沿所述第一型衬底的纵向具有多层层叠的导电类型掺杂区；

经过处理使各所述掺杂本体的多层导电类型掺杂区内的掺杂杂质在所述第一型外延层中扩散。

可选的，所述至少在相邻的所述芯片区域之间的区域表面形成第一型掺杂层，包括：

在各掺杂本体中位于最上层的各所述导电类型掺杂区的表面及位于相邻的掺杂本体之间的第一型外延层的表面生长第一型掺杂层。

可选的，所述至少在相邻的所述芯片区域之间的区域表面形成第一型掺杂层，包括：

在每间隔预设个所述掺杂本体之间的间隔区域表面注入第一型杂质形成所述第一型掺杂层。

可选的，所述在每间隔预设个所述掺杂本体之间的间隔区域表面注入第一型杂质形成所述第一型掺杂层，包括：

在各所述掺杂本体的表面形成光刻胶；

对所述光刻胶进行处理，形成光刻胶保留区域和光刻胶去除区域，所述光刻胶保留区域覆盖预设个所述掺杂本体，所述光刻胶去除区域对应各所述间隔区域；

以所述光刻胶保留区域的光刻胶为掩膜，在各所述间隔区域注入第一型杂质形成所述第一型掺杂层；

去除光刻胶保留区域的光刻胶。

根据本发明实施例的第二方面，提供一种超结半导体器件，包括

第一型衬底；

所述第一型衬底上形成有多个超结结构，多个所述超结结构沿所述第一型衬底的横向包括多个相互间隔的芯片区域；

至少在相邻的所述芯片区域之间的间隔区域表面形成有第一型掺杂层。

可选的，多个所述超结结构包括：

沿所述第一型衬底的横向形成有多个掺杂本体，各所述掺杂本体沿所述第一型衬底的纵向具有多层层叠的导电类型掺杂区；

各所述掺杂本体的多层导电类型掺杂区内的掺杂杂质在所述第一型外延层中扩散。

可选的，在各掺杂本体中位于最上层的各所述导电类型掺杂区的表面及位于相邻的掺杂本体之间的第一型外延层的表面生长有所述第一型掺杂层。

可选的，在每间隔预设个所述掺杂本体之间的间隔区域表面注入有第一型杂质以作为所述第一型掺杂层。

本发明实施例的超结半导体器件，至少在相邻的芯片区域之间的间隔区域表面形成第一型掺杂层，该第一型掺杂层可作为隔离层，对相邻芯片区域之间的表面电场进行隔离，可以避免相邻芯片区域之间的表面电场对超结结构造成不良影响，改善芯片产品的性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

图1是本申请一示例性实施例示出的超结半导体器件的制备方法的流程图；

图2是本申请另一示例性实施例示出的超结半导体器件的制备方法的流程图；

图3是本申请一示例性实施例示出的制备超结结构器件过程中的在第一型衬底上形成有第一型外延层的截面示意图；

图4是本申请一示例性实施例示出的制备超结结构器件过程中的在第一型外延层上形成有光刻胶的截面示意图；

图5是本申请一示例性实施例示出的制备超结结构器件过程中的在第一型外延层上形成的光刻胶进行可光刻后的俯视示意图；

图6是图5沿a-a方向的剖面示意图；

图7是本申请一示例性实施例示出的制备超结结构器件过程中的在第一型外延层上进行p型杂质注入的截面示意图；

图8是本申请一示例性实施例示出的制备超结结构器件过程中的形成有多个掺杂本体的俯视示意图；

图9是图8沿b-b方向的剖面示意图；

图10是本申请一示例性实施例示出的制备超结结构器件过程中的形成有多层导电类型掺杂区的剖面示意图；

图11是本申请一示例性实施例示出的超结结构的微观结构示意图；

图12是本申请一示例性实施例示出的超结结构器件上形成有第一型掺杂层的剖面示意图；

图13是本申请一示例性实施例示出的超结结构器件上形成有表面半导体器件结构的俯视示意图；

图14是图13沿c-c方向的剖面示意图；

图15-图19是本申请另一示例性实施例示出的制备超结结构器件过程中的各步骤的的剖面示意图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

如图1所示，图1是本申请一示例性实施例示出的一种超结半导体器件的制备方法的流程图，本实施例的超结半导体器件的制备方法包括以下步骤：

s100、在第一型衬底上制备多个超结结构，多个超结结构沿第一型衬底的横向分为多个相互间隔的芯片区域；

s120、至少在相邻的芯片区域之间的间隔区域表面形成第一型掺杂层。

本发明的第一型衬底可以是能用于制造半导体器件的任何材料，第一型衬底可以为n型衬底或者p型衬底，n型衬底可以是通过在一定厚度的基底上注入n型半导体离子，形成高掺杂浓度的n型衬底，p型衬底可以是通过在一定厚度的基底上注入p型半导体离子，形成高掺杂浓度的p型衬底。

在一些实施例中，基底可以是单晶硅材料、经掺杂的单晶硅材料、多晶或者多层结构衬底或者绝缘体上的半导体衬底。在一些实施例中，该衬底可以不包括硅，替代地包括诸如ge、gaas或者inp等不同的衬底材料。

本实施例中的第一型衬底例如为n型硅衬底，其晶向为<100>，厚度为500μm～700μm，电阻率为0.001ω.cm～0.02ω.cm。

n型半导体具体可以为在锗或者硅类半导体材料中掺杂ⅴ族元素(例如，磷、砷、锑等)形成的半导体；p型半导体具体可以为在硅半导体材料中掺杂三价元素(例如，硼)形成的半导体。

第一型衬底(以下简称衬底)通常为具有一定尺寸的类似圆形的硅片，衬底的横向指沿其长度沿伸的方向，衬底的纵向指沿其厚度沿伸的方向，横向与纵向为相互垂直的方向，每个超结结构在硅衬底的纵向上形成，而沿硅衬底的横向分布有多个(至少两个)超结结构，可将该多个超结结构进行划分，划分成多个芯片区域，每个芯片区域包括一个或多个超结结构，每个芯片区域的大小为形成最终产品的超结半导体器件的芯片大小，各芯片区域之间具有一定的间隔，以便后续通过切割形成各个单独的芯片。

本实施例中，至少在相邻的芯片区域之间的间隔区域表面形成第一型掺杂层，该第一型掺杂层可作为隔离层，对相邻芯片区域之间的表面电场进行隔离，可以避免相邻芯片区域之间的表面电场对超结结构造成不良影响，改善芯片产品的性能。

在一个可选的实施方式中，如图2所示，在上述步骤s100所述的在第一型硅衬底上制备多个超结结构之后，还包括：

s110、将制备有多个超结结构的第一型衬底入库存储。

在上述步骤s120所述的至少在相邻的芯片区域之间的间隔区域形成第一型掺杂层之后，还包括：

s130、在第一型掺杂层上制备表面半导体器件结构。

本实施例中，在第一型硅衬底上制备多个超结结构后，可称为外延片，该外延片可作为一种基材首先入库存储，制备完超结结构的外延片可以供所有超结产品使用，然后再形成作为隔离层的第一型掺杂层，之后再根据客户需求选择特定产品类型制备包括源极、栅绝缘层和栅极等表面半导体器件结构，以形成最终的超结半导体器件的芯片产品，可以减少产品交付周期，提高生产效率，并且，可以对相邻芯片区域之间的表面电场进行隔离。

在一个可选的实施方式中，上述步骤s100所述的在第一型硅衬底上制备多个超结结构，可以包括：

s101、在第一型衬底上形成第一型外延层；

s102、沿第一型衬底的横向在所述第一型外延层中形成多个掺杂本体，各掺杂本体沿纵向具有多层层叠的导电类型掺杂区；

s103、经过处理使各掺杂本体的多层导电类型掺杂区内的掺杂杂质在第一型外延层中扩散。

在本实施中的各掺杂本体的导电类型掺杂区通过在第一型外延层中掺杂杂质形成，该导电类型掺杂区的数量可以为多层，例如5-8层，而后可通过高温处理使导电类型掺杂区内的掺杂杂质在第一型外延层中扩散，各层导电类型掺杂区在n型衬底的纵向上相连。

在本发明中，实现超结结构的制备方式包括两种：multi-epi(多层外延)方式和deep-trench(深槽)方式，本发明实施例主要应用于多层外延的方式制备，下面以n型硅衬底为例结合图3-图9详细说明在n型硅衬底上制备多个超结的方法。

上述制备超结结构的方法具体可以包括以下步骤：

s1011、如图3，在n型衬底10上生长n型外延层11；

本步骤中，准备一n型衬底10，在n型衬底10上生长例如厚度为4μm～18μm，电阻率为1ω.com～5ω.com的n型外延层11。

s1012、如图4所示，在n型外延层11上涂覆光刻胶40，利用光刻版对n型光刻胶40进行光刻，如图5和6所示，形成光刻胶保留区域和光刻胶去除区域，光刻胶去除区域对应待形成的各掺杂本体所在区域，光刻胶未去除区域对应其他区域。

本步骤中，在对光刻胶进行光刻时，可使用通用光刻版，该通用光刻版上可以设置多个重复的柱形、条形、圆形、正方形或者其他不规则图形，从而可以通过光刻使光刻胶沿n型衬底10的横向形成设定的多个光刻图形，光刻图形即图5和图6中所示的光刻胶保留区域，该光刻图形可为多个柱形孔，条形孔、圆形孔、正方形孔或其他不规则形状的孔。图5和图6所示为在n型外延层11层上形成有多个条形的光刻图形。

s1013、如图7所示，以光刻胶保留区域的光刻胶40为掩膜，在光刻胶去除区域对应的待形成的各掺杂本体所在区域的第一型外延层11内注入p型杂质，然后去除光刻胶保留区域的光刻胶40。

本步骤中，将p型杂质注入n型外延层11中，该p型杂质的注入剂量例如为1e12～1e14。

经过上述步骤s1011～s1013后形成如图8和图9所示的结构，图8和图9所示为在n型衬底上经过一次n型外延层生长和光刻后，各掺杂本体只形成一层导电类型掺杂区13。

s1014、如图10所示，重复上述s1011～s1013的步骤5～8次，各掺杂本体沿纵向形成多层(图10中示出了6层)层叠的导电类型掺杂区13。

s1015、如图10和图11所示，经过高温处理，使多个导电类型掺杂区13内的p型杂质在n型外延层11中扩散。

本步骤中，对各掺杂本体中的多层导电类型掺杂区13经过高温处理后，使p型杂质在n型外延层11中扩散，每个导电类型掺杂区13的p型杂质由高浓度区向低浓度区扩散，并且，多层导电类型掺杂区13在纵向上连接，每个导电类型掺杂区13的p型杂质的浓度在中心区域最高，沿中心区域向外逐渐降低，形成如图11所示的在n型外延层11中具有多层层叠的导电类型掺杂区13的掺杂本体，图11仅示出了在n型衬底10上形成的其中一个超结结构的微观结构示意图，实际上，在n型衬底10的横向最终形成有如图11所示的多个超结结构，如图10所示，各超结结构01沿n型衬底10的横向分布。

在第一型掺杂层上制备多个超结结构后，上述实施例中步骤s110所述的至少在相邻的芯片区域之间的间隔区域形成第一型掺杂层，可以有两种实施方式，以下分别说明。

第一种实施方式：如图12所示，在位于最上层的各导电类型掺杂区13的表面及位于相邻的掺杂本体之间的第一型外延层11的表面生长第一型掺杂层14。

本实施方式中，第一型衬底10沿横向上制备有多个超结结构，每个超结结构具有掺杂本体，掺杂本体沿纵向具有多层层叠的导电类型掺杂区13，在每个掺杂本体中的位于最上层的导电类型掺杂区13的表面及位于相邻的掺杂本体之间的第一型外延层11的表面生长第一型掺杂层14，该第一型掺杂层14与在第一型衬底10上生长的第一型外延层11可具有相同的材料，因此，可采用与生长第一型外延层相同的工艺形成。

参见图12所示，由于在每个掺杂本体的最上层表面及位于相邻的掺杂本体之间的第一型外延层11的表面均生长第一型掺杂层14，该第一型掺杂层14覆盖整个多个超结结构表面，而多个超结结构沿第一型衬底10的横向分为多个相互间隔的芯片区域30(图12中虚线方框区域)，也即不仅在相邻的芯片区域30之间的间隔区域形成有第一型掺杂层14，并且第一型掺杂层14也同时覆盖各芯片区域30。

需要说明的是，如图13和图14所示，在多个超结结构表面生长第一型掺杂层14之后，后续还可以根据客户需求选择特定产品类型制备表面半导体器件结构31，最终形成客户需要的各超结半导体器件的芯片，由图上可以看出，由于芯片区域30之间的间隔区域表面形成有第一型掺杂层14，因此，该第一型掺杂层14可作为隔离层对相邻芯片区域30之间的表面电场进行隔离。

第二种实施方式：如图18所示，在每间隔预设个掺杂本体之间的间隔区域表面注入第一型杂质形成所述第一型掺杂层14。

本实施方式与上述第一种实施方式的不同之处在于，并非通过生长方式形成第一型掺杂层，而是通过杂质注入方式形成第一型掺杂层，并且，本实施方式中只在每间隔预设个掺杂本体之间的间隔区域表面形成第一型掺杂层，而预设个掺杂本体即为芯片区域，因此，本实施方式中只在芯片区域之间的间隔区域表面形成第一型掺杂层，不同于第一种实施方式中在芯片区域表面也形成第一掺杂层。

图18中只是示意性的示出了芯片区域包含有三个掺杂本体，芯片区域包含掺杂本体的具体数量可以根据需要设置，并不限于图示所示数量。

在一个可选的实施方式中，可采用隔离光刻的方式在每间隔预设个掺杂本体之间的间隔区域表面注入第一型杂质形成第一型掺杂层，光刻隔离的方式具体可以包括以下步骤：

s104、如图15所示，在各掺杂本体的表面形成光刻胶41；

s105、如图16所示，对光刻胶41进行处理，形成光刻胶保留区域e和光刻胶去除区域f，光刻胶保留区域e覆盖预设个掺杂本体，光刻胶去除区域f对应各间隔区域。

s106、如图17所示，以光刻胶保留区域e的光刻胶40为掩膜，在各间隔区域注入第一型杂质形成第一型掺杂层14。

s107、如图18所示，去除光刻胶保留区域的光刻胶40。

本实施例中，在各掺杂本体的表面涂覆光刻胶40，然后光刻板对光刻胶40进行曝光，经过显影后形成光刻胶保留区域e和光刻胶去除区域f，在注入第一型杂质时，预设个掺杂本体(即各芯片区域30)由于被保留区域的光刻胶40覆盖遮挡，第一型杂质不会注入芯片区域30，而光刻胶去除区域f对应的各间隔区域会注入第一型杂质，因此，只在各间隔区域形成第一型掺杂层14，而不会影响芯片区域30的掺杂本体的性质。

本实施例中，每间隔预设个掺杂本体之间的间隔区域可能包括多个掺杂本体，每个掺杂本体为如图18所示的沿第一型衬底10纵向的包括多层层叠的导电类型掺杂区13的区域，本实施例中，可在各间隔区域的多个掺杂本体表面注入第一型杂质，形成的结构作为第一型掺杂层14。

如图19所示，在形成第一型掺杂层14之后，同样还可以根据客户需求选择特定产品类型制备表面半导体器件结构31，最终形成客户需要的各超结半导体器件的芯片，由图19可以看出，芯片区域30之间的间隔区域(多个掺杂本体)表面形成有第一型掺杂层14，该第一型掺杂层14也可作为隔离层对相邻芯片区域30之间的表面电场进行隔离。

上述实施例中，只是示意性的示出了在第一型衬底上设置多个超结结构和芯片区域，实际工艺中，并不限于形成图示所示数量个超结结构和芯片区域。

在一些例子中，上述两种实施方式中的第一型掺杂层的厚度可为4μm～6μm，电阻率可为5ω.com～50ω.com。

本发明实施例还提供一种超结半导体器件，包括：

第一型衬底；

第一型衬底上形成有多个超结结构，多个超结结构沿所述第一型衬底的横向包括多个相互间隔的芯片区域；

至少在相邻的芯片区域之间的间隔区域表面形成有第一型掺杂层。

本实施例的超结结构半导体器件可采用上述实施例所述的方法制备，其在相邻的芯片区域之间的间隔区域表面形成第一型掺杂层，该第一型掺杂层可作为隔离层，对相邻芯片区域之间的表面电场进行隔离，可以避免相邻芯片区域之间的表面电场对超结结构造成不良影响，改善芯片产品的性能。

在一种可选的实施方式中，多个所述超结结构包括：

沿所述第一型衬底的横向形成有多个掺杂本体，各所述掺杂本体沿所述第一型衬底的纵向具有多层层叠的导电类型掺杂区；

各所述掺杂本体的多层导电类型掺杂区内的不同杂质交替扩散。

在一些例子中，在各掺杂本体中位于最上层的各导电类型掺杂区的表面生长有第一型掺杂层。

在另外一些例子中，在每间隔预设个掺杂本体之间的间隔区域表面注入有第一型杂质以作为第一型掺杂层。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由本申请的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。