本发明涉及半导体器件及其制造技术，例如涉及一种适用于在soi(silicononinsulator：绝缘体上硅)衬底形成有场效应晶体管的半导体器件及其制造技术的有效技术。
背景技术：
在日本特开2014-236097号公报(专利文献1)中，例如记载了一种以覆盖与半导体层相邻的元件隔离部的上表面的端部的方式、且以较宽的宽度来形成在soi衬底上部的半导体层上形成的外延层的技术。
现有技术文献
专利文献1：日本特开2014-236097号公报
例如，有时在soi衬底的半导体层上形成场效应晶体管的源极区域及漏极区域，并在该源极区域及漏极区域上分别连接插塞。这种情况下，因光刻技术的对位精度不同，有时插塞的形成位置会从soi衬底的半导体层向与半导体层相邻的元件隔离部侧偏移。
这时，若层间绝缘膜与元件隔离部由相同的材料构成，则存在如下的隐患：在为了形成插塞而对层间绝缘膜进行蚀刻时，元件隔离部也会被蚀刻，导致插塞到达soi衬底的支承衬底。于是，产生形成在soi衬底的半导体层上的场效应晶体管与soi衬底的支承衬底会导通，致使场效应晶体管无法再正常动作的隐患。
因此，在soi衬底的半导体层上形成场效应晶体管的技术中，即使在插塞的形成位置发生了偏移的情况下，也希望设法使插塞与soi衬底的支承衬底不导通。
技术实现要素：
其它课题和新的特征将从本说明书的叙述及附图中来明确。
在一个实施方式的半导体器件中，第二外延层的宽度比第一外延层的宽度大，与元件隔离部相接的第二外延层的端部的厚度比与元件隔离部相接的第一外延层的端部的厚度小，元件隔离部与第二插塞之间的最短距离比元件隔离部与第一插塞之间的最短距离大。
发明效果
根据一个实施方式，能够提高半导体器件的可靠性。
附图说明
图1是对soi衬底特有的改善余地进行说明的图。
图2是对soi衬底特有的改善余地进行说明的图。
图3是在soi衬底的半导体层上形成外延层的剖视图。
图4是对图3所示的构造的改善余地进行说明的图。
图5是示出针对图4所示的改善余地所想出的办法的图。
图6是对本发明人新发现的见解进行说明的图。
图7是对图6所示的结构的改善余地进行说明的图。
图8的(a)是示意性示出使有源区域的宽度(栅极宽度方向)发生变化后的情况下的soi层(半导体层+外延层)的形状变化的图，图8的(b)是示出有源区域的宽度(w)与soi层的厚度(半导体层+外延层的厚度)的关系的图表。
图9是示出使用外延生长法使外延层在soi衬底的半导体层上生长时的生长面的图。
图10是示意性示出“台阶”的形状的图。
图11是示意性示出“弯折”的形状的图。
图12是对形成“边端拉伸构造”的机制(mechanism)进行说明的图。
图13是对形成“刻面(facet)结构”的机制进行说明的图。
图14是示意性示出实施方式1的半导体器件的结构的俯视图。
图15是沿图14的a-a线截断的剖视图。
图16是沿图14的b-b线截断的剖视图。
图17是示出实施方式1的半导体器件的制造工序的剖视图。
图18是示出继图17之后的半导体器件的制造工序的流程的流程图。
图19是示出继图18之后的半导体器件的制造工序的剖视图。
图20是示出继图19之后的半导体器件的制造工序的剖视图。
图21是示出继图20之后的半导体器件的制造工序的流程的流程图。
图22是示出继图21之后的半导体器件的制造工序的剖视图。
图23是示出继图22之后的半导体器件的制造工序的剖视图。
图24是示意性示出实施方式2中的半导体器件的结构的俯视图。
图25是对插塞向支承衬底的穿透进行说明的图。
图26是沿图24的a-a线截断的剖视图。
图27是示意性示出变形例中的半导体器件的结构的俯视图。
附图标记说明
1ssoi衬底
act1有源区域
act2有源区域
box埋入绝缘层
epi1外延层
epi2外延层
ge1栅电极
ge2栅电极
l1最短距离
l2最短距离
plg1插塞
plg2插塞
q1场效应晶体管
q2场效应晶体管
sl半导体层
sti元件隔离部
sub支承衬底
具体实施方式
在以下实施方式中，为了方便说明，在必要时分割成多个部分或实施方式来进行说明，但除了已特别明示的情况之外，这些部分或实施方式并不是彼此无关的，而是处于一方为另一方的局部或全部的变形例、详细内容、补充说明等的关系。
另外，在以下实施方式中，当提到要素的数量等(包括个数、数值、量、范围等)时，除了已特别明示的情况以及理论上已明确限定为特定的数量的情况等之外，并不限定于该特定的数量，而是还可以为特定的数量以上或以下。
而且，在以下实施方式中，除了已特别明示的情况以及理论上已明确认为必须的情况等之外，其构成要素(也包括要素步骤等)当然也并不一定是必须的。
同样地，在以下实施方式中，当提到构成要素等的形状、位置关系等时，除了已特别明示的情况以及理论上已明确认为并非如此的情况等之外，实质上也包括与其形状等近似或类似的情况等。这点对于上述数值及范围也是一样的。
另外，在用于说明实施方式的所有附图中，原则上对同一部件标记同一附图标记，并省略其重复说明。此外，为了易于理解附图，有时即使是俯视图也会标记剖面线。
(实施方式1)
<改善的研究>
为了实现半导体器件的高集成化，将场效应晶体管基于标度律进行了微型化。然而，在微型化的场效应晶体管中，由于短沟道效果和阈值电压的变动变得明显化，所以会导致半导体器件的性能下降。关于这点，形成在soi衬底上的场效应晶体管与形成在半导体衬底(体衬底)上的场效应晶体管相比，由于短沟道效果和阈值电压的变动不易明显化，所以半导体器件的性能优异。因此，例如在电路线宽为90nm左右的时代以后的半导体器件中，有时还会采用将场效应晶体管形成在soi衬底上的技术。
尤其是当作为形成在soi衬底上的场效应晶体管而采用全耗尽型晶体管时，全耗尽型晶体管从抑制短沟道效果的观点来看非常优异，并且由于不会向沟道区域内导入杂质，所以也能充分抑制因杂质的变动而导致的阈值电压的变动。因此，通过采用全耗尽型晶体管，能够提供一种性能优异的半导体器件。
然而，在全耗尽型晶体管中，由于需要使半导体层(硅层)完全耗尽，所以需要使soi衬底的半导体层的厚度非常薄。
这种情况下，本发明人研究发现：由于soi衬底的半导体层的厚度很薄，所以与半导体层连接的插塞会穿透半导体层及埋入绝缘层到达至支承衬底。以下，对这点进行说明。
首先，如图1所示，在由支承衬底sub、埋入绝缘层box和半导体层sl构成的soi衬底1s的表面形成有元件隔离部sti。在支承衬底sub上形成有阱wl。而且，在形成有元件隔离部sti的soi衬底1s上例如形成有由氧化硅膜构成的层间绝缘膜il。
接着，如图2所示，通过使用光刻技术及蚀刻技术，形成贯穿层间绝缘膜il而到达soi衬底1s的半导体层sl的接触孔cnt。
这时，由于层间绝缘膜il由氧化硅膜形成、且soi衬底1s的半导体层sl由硅层形成，所以可认为半导体层sl成为蚀刻终止部，且形成在层间绝缘膜il上的接触孔cnt在半导体层sl露出的时间点停止。
然而，根据本发明人的研究，例如若在soi衬底1s上形成完全耗尽型的场效应晶体管，则需要使半导体层sl的厚度非常薄。这种情况下，若半导体层sl的厚度非常薄，则无法充分发挥半导体层sl作为蚀刻终止部的作用，如图2所示，接触孔cnt会穿透硅层sl。而且，由于形成在半导体层sl下层的埋入绝缘层box由与层间绝缘膜il为相同材料的氧化硅形成，所以贯穿了半导体层sl的接触孔cnt也会贯穿埋入绝缘层box。
尤其是在采用不仅通过对栅电极施加的栅极电位、还通过对soi衬底1s的阱wl施加的背栅电位来调节形成在soi衬底1s的半导体层sl上的场效应晶体管的阈值电压的结构的情况下，由于需要使埋入绝缘层box的厚度减薄，所以接触孔cnt变得容易贯穿埋入绝缘层box。之后，通过在接触孔cnt内埋入导电性材料(例如钨膜)而形成插塞plg，但如图2所示，当接触孔cnt到达支承衬底sub时，半导体层sl与支承衬底sub(阱wl)经由插塞plg导通。这意味着形成在半导体层sl上的场效应晶体管与支承衬底sub导通，由此，场效应晶体管不再正常动作。
也就是说，尤其是在将完全耗尽型的场效应晶体管形成在soi衬底1s上的结构中，soi衬底1s的半导体层sl的厚度变薄。其结果是，贯穿层间绝缘膜il的接触孔cnt会进一步贯穿soi衬底1s的半导体层sl与埋入绝缘层box。由此，会形成有将半导体层sl与支承衬底sub导通的插塞plg，从而，形成在半导体层sl上的场效应晶体管的动作不良会变得明显。
关于这点，如图3所示，有一种在soi衬底1s的半导体层sl上堆叠由硅层构成的外延层epi的技术。即，图3是示出在soi衬底1s的半导体层sl上形成外延层epi的构造的剖视图。如图3所示，由于在soi衬底1s的半导体层sl上形成有外延层epi，所以在图3所示的构造中，能够使将半导体层sl与外延层epi加在一起的soi层的厚度增厚。其结果是，如图3所示，由于由硅构成的soi层(半导体层sl+外延层epi)的厚度足够厚，所以soi层作为蚀刻终止部充分发挥作用。因此，用于在由硅构成的层间绝缘膜il上形成接触孔cnt的蚀刻在soi层的表面上停止。即，如图3所示，通过在soi衬底1s的半导体层sl上堆叠由硅层构成的外延层epi，能够防止经由插塞plg的半导体层sl与支承衬底sub的导通。
但是，在仅于半导体层sl上形成有外延层epi的图3所示的结构中，存在以下所示的改善余地。例如如图4所示，可以考虑形成在层间绝缘膜il上的插塞plg向元件隔离部sti侧偏移的情况。
首先，如图4所示，在形成于soi衬底1s的半导体层sl上的外延层epi的端部，通过外延生长法而形成锥形的“琢面构造”。其结果是，如图4所示，在形成于外延层epi的端部的“琢面构造”中，随着靠近元件隔离部sti，外延层epi的厚度逐渐变薄。因此，例如如图4所示，若形成在层间绝缘膜il上的接触孔cnt向元件隔离部sti侧偏移，则会在外延层epi的厚度薄的“琢面构造”的部位形成接触孔cnt。这时，在“琢面构造”的部位上，由于外延层epi的厚度变薄，所以在靠近元件隔离部sti的外延层epi的端部，将外延层epi与半导体层sl加在一起的soi层不再作为针对形成接触孔cnt时进行蚀刻的蚀刻终止部来充分发挥作用。因此，如图4所示，若接触孔cnt向元件隔离部sti侧偏移，则在靠近元件隔离部sti的“琢面构造”的部位上，会产生到达半导体层sl与埋入绝缘层box的接触孔cnt的穿透。
因此，在仅在半导体层sl上形成外延层epi的图3(图4)所示的结构中，在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，会产生到达半导体层sl及埋入绝缘层box的接触孔cnt的穿透。由此，如图4所示，半导体层sl与支承衬底sub经由插塞plg导通。
如上所述，在仅在半导体层sl上形成外延层epi的结构中，在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，由于形成在外延层epi的端部的“琢面构造”而无法抑制经由插塞plg的半导体层sl与支承衬底sub的导通。
关于这点，例如可以考虑图5所示的办法。图5是示出以使外延层epi不仅覆盖半导体层sl上方，还覆盖元件隔离部sti的一部分上的方式形成该外延层epi的构造的剖视图。在图5所示的结构中，不仅是soi衬底1s的半导体层sl上，还超过半导体层sl与元件隔离部sti的边界而在元件隔离部sti的一部分上也形成有外延层epi。也就是说，在图5所示的结构中，形成在外延层epi的端部的“琢面构造”并不是形成在半导体层sl上，而是形成在元件隔离部sti上。其结果是，在图5所示的结构中，也能在靠近元件隔离部sti的半导体层sl的端部充分确保将半导体层sl与外延层epi合并的soi层的厚度。因此，在图5所示的结构中，即使在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，半导体层sl的端部中的soi层(半导体层sl+外延层epi)的厚度也足够厚，在半导体层sl的端部，soi层也作为针对形成接触孔cnt时的蚀刻的蚀刻终止部来充分发挥作用。
因此，如图5所示，即使接触孔cnt的形成位置向元件隔离部sti侧偏移，也能防止经由插塞plg进行的半导体层sl与支承衬底sub的导通。即，在图5所示的结构中，即使考虑到接触孔cnt的形成位置向元件隔离部sti侧偏移的情况，也能有效防止接触孔cnt向半导体层sl及埋入层box穿透。因此，在图5所示的构造中，能够有效抑制因经由插塞plg的半导体层sl与支承衬底sub的导通而导致场效应晶体管的动作不良。
<本发明人发现的新见解>
如上所述，认为基本上通过采用以不仅使外延层epi覆盖半导体层sl上方、还覆盖元件隔离部sti的一部分上的方式形成该外延层epi的图5所示的构造，能够包括接触孔cnt的形成位置向元件隔离部sti侧偏移的情况在内地防止插塞plg向支承衬底sub穿透。即，通过图5所示的结构，可认为能够有效抑制因经由插塞plg的半导体层sl与支承衬底sub的导通而导致的场效应晶体管的动作不良。
然而，本发明人新发现了如下见解：即使采用了图5所示的构造，也会出现在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下未必能够防止经由插塞plg的半导体层sl与支承衬底sub的导通的情况。以下，对本发明人发现的新见解进行说明。
首先，作为对本发明人发现的新见解进行说明的前提，在soi衬底上存在由元件分离区域sti划分的各种尺寸的有源区域。即，在半导体芯片上形成有sram、逻辑电路和i/o电路等，但形成这些电路的有源区域的尺寸因电路的种类而不同。因此，在半导体芯片上存在与各种电路对应的各种尺寸的有源区域。以下，以此为前提对本发明人新发现的见解进行说明。
图6是对本发明人新发现的见解进行说明的图。如图6所示，在由支承衬底sub、埋入绝缘层box和半导体层sl构成的soi衬底1s上形成有元件隔离部sti和阱wl。而且，从半导体层sl上方到元件隔离部sti的一部分上方都形成有外延层epi。至此为止的图6的结构虽与上述图5的结构相同，但在图6所示的结构中，外延层epi的端部结构变成了“边端拉伸构造”。即，在图5所示的结构中，外延层epi的端部结构为“琢面构造”，相对于此，图6所示的结构在外延层epi的端部结构为“边端拉伸构造”这一点上不同。
在此，图5所示的“琢面构造”是指锥形，尤其是指由倾斜度陡的斜线构成的端部形状。另一方面，图6所示的“边端拉伸构造”是指由倾斜度陡的斜线与倾斜度缓的斜线的组合构成的端部形状。也就是说，在图6所示的“边端拉伸构造”是由倾斜度不同的斜线的组合构成的端部形状这一点上，与由倾斜度固定的斜线构成的端部形状即图5所示的“琢面构造”不同。尤其是，作为“边端拉伸构造”的特征，能够列举“边端拉伸构造”的宽度(栅极宽度方向)比“琢面构造”的宽度(栅极宽度方向)长的这点。
在“琢面构造”中，通过采用图5所示的构造，在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，也能防止经由插塞plg的半导体层sl与支承衬底sub的导通。另一方面，在“边端拉伸构造”中，由于上述的“边端拉伸构造”的特征，即使采用图5所示的构造，当接触孔cnt的形成位置向元件隔离部sti侧偏移时，也变得无法防止经由插塞plg的半导体层sl与支承衬底sub的导通。
以下，对这点进行说明。如上所述，以在半导体芯片上存在与各种电路对应的各种尺寸的有源区域为前提，本发明人的新见解是，依赖于由元件隔离部sti包围的有源区域的宽度(w)，发现了形成在有源区域的半导体层sl上的外延层epi的端部形状不同。
具体地，本发明人发现的新见解如下所述。即，该见解是，当有源区域的宽度(栅极宽度方向的宽度)很小时，如图5所示，形成在有源区域的半导体层sl上的外延层epi的端部形状为“琢面构造”，而当有源区域的宽度很大时，如图6所示，形成在有源区域的半导体层sl上的外延层epi的端部形状则为“边端拉伸构造”。
然后，考虑到该见解，如图5所示，在有源区域的宽度很小的情况下，即使接触孔cnt的形成位置向元件隔离部sti侧偏移，也能够防止接触孔cnt向半导体层sl及埋入绝缘层box穿透，其结果是，能够避免经由插塞plg的半导体层sl与支承衬底sub的导通。
然而，如图6及图7所示，在有源区域的宽度(栅极宽度方向的宽度)很大的情况下，当接触孔cnt的形成位置向元件隔离部sti侧偏移时，在设为“边端拉伸构造”的外延层epi的端部会形成接触孔cnt。而且，在“边端拉伸构造”的部位上，由于半导体层sl与外延层epi加在一起的soi层的厚度变薄，所以soi层作为形成接触孔cnt的蚀刻时的蚀刻终止部不能充分发挥作用。由此，如图7所示，即使从半导体层sl上到元件隔离部sti的一部分上都形成有外延层epi，由于“边端拉伸构造”的宽度变大的这个特征，在半导体层sl上会形成厚度很薄的“边端拉伸构造”。因此，若在外延层epi的端部形成有“边端拉伸构造”，当接触孔cnt的形成位置向元件隔离部sti侧偏移时，会发生接触孔cnt向半导体层sl及埋入绝缘层box的穿透。因此，在形成有“边端拉伸构造”的图7所示的结构中，即使从半导体层sl上到元件隔离部sti的一部分上都形成有外延层epi，也会发生经由插塞plg的半导体层sl与支承衬底sub的导通。
<见解的详细内容>
本发明人发现的新见解是，形成在有源区域的半导体层sl上的外延层epi的端部形状根据由元件隔离部sti包围的有源区域的宽度(w)而不同。从定性上来说，本发明人发现的新见解是，在有源区域的宽度很小的情况下，外延层epi的端部形状为“琢面构造”，而在有源区域的宽度很大的情况下，外延层epi的端部形状则为“边端拉伸构造”。
以下，对本发明人发现的新见解的详细内容进行具体说明。图8的(a)是示意性示出使有源区域的宽度(栅极宽度方向)变化了的情况下的soi层(半导体层sl+外延层epi)的形状变化的图，图8的(b)是示出有源区域的宽度(w)与soi层的厚度(半导体层sl+外延层epi的厚度)的关系的图表。
首先，在图8的(a)中，当有源区域的宽度为0.2μm以下时，可知soi层的端部形状为“琢面构造”。然后，当有源区域的宽度变成0.25μm时，可知soi层的端部形状变成了比有源区域的宽度为0.2μm时的“琢面构造”缓和的“琢面构造”。而且，当有源区域的宽度变成0.5μm时，soi层的端部形状变成“边端拉伸构造”，当有源区域的宽度变成1.0μm时，可知soi层的端部形状变成进一步的“边端拉伸构造”。因此，考虑到图8的(a)的结果可知，在有源区域的宽度为0.25μm以下的情况下，soi层的端部形状大致为“琢面构造”，而在有源区域的宽度超过0.25μm的情况下，soi层的端部形状则变成“边端拉伸构造”。也就是说，图8的(a)的结果可以说，当对本发明人发现的新见解进行定量评价时，大概以有源区域的宽度为0.25μm的情况为界而从“琢面构造”向“边端拉伸构造”变化。因此，在有源区域的宽度为0.25μm以下的情况下，通过采用图5所示的结构，即使在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，也能抑制接触孔cnt向半导体层sl及埋入绝缘层box穿透，由此，能够防止经由插塞plg的半导体层sl与支承衬底sub的导通。
另一方面，若有源区域的宽度比0.25μm大，则即使采用图5所示的结构，在接触孔cnt的形成位置向元件隔离部sti侧偏移了的情况下，有效防止接触孔cnt向半导体层sl及埋入绝缘层box的穿透也会变得很困难，有产生经由插塞plg的半导体层sl与支承衬底sub的导通的隐患。因此，可知当有源区域的宽度比0.25μm大时，从防止接触孔cnt向半导体层sl及埋入绝缘层box穿透的观点来看，需要一种代替图5所示的结构的办法。
接着，在图8的(b)中，横轴表示有源区域的宽度(栅极宽度方向：wμm)，纵轴表示soi层的厚度的比率。此外，在此说明的soi层的厚度是指将半导体层sl的厚度与外延层epi的厚度相加后的值。在图8的(b)中，“圆形标记”表示外延层epi的中心处的soi层的厚度，“方形标记”表示仅从支承衬底sub与元件隔离部sti的边界远离90nm的位置上的soi层的厚度。另外，“菱形标记”表示仅从支承衬底sub与元件隔离部sti的边界远离60nm的位置上的soi层的厚度，“三角标记”表示仅从支承衬底sub与元件隔离部sti的边界远离30nm的位置上的soi层的厚度。
从图8的(b)可知，在有源区域的宽度比0.25μm小的情况下，“圆形标记”、“方形标记”、“菱形标记”和“三角标记”几乎重叠，这意味着soi层的中心的厚度和仅从支承衬底sub与元件隔离部sti的边界远离30nm～90nm的位置上的soi层的厚度大致相等。
另一方面，随着有源区域的宽度从0.25μm变大，“圆形标记”、“方形标记”、“菱形标记”和“三角标记”变得散乱。这意味着随着从外延层的中心位置向支承衬底sub与元件隔离部sti的边界位置靠近，soi层的厚度变小。换言之，这意味着当有源区域的宽度超过0.25μm时，“边端拉伸构造”会明显化。可知尤其是当有源区域的宽度达到1.0μm时，仅从支承衬底sub与元件隔离部sti的边界远离30nm的位置上的soi层的厚度会减小到外延层的中心位置的厚度的一半厚度左右。因此可知，有源区域的宽度越大，“边端拉伸构造”就越明显化。因此，图8的(b)所示的图表能够表示有源区域的宽度越大，在接触孔cnt的形成位置向元件隔离部sti侧偏移了的情况下，就越容易发生接触孔cnt向半导体层sl及埋入绝缘层box的穿透。
那么，当有源区域的宽度变大时，为什么外延层的端部形状会从“琢面构造”向“边端拉伸构造”变化就成了问题。关于这点，本发明人锐意研究并解析的结果是，查明了根据如下所示的机制能够推测形成“边端拉伸构造”的情况，因此，对该机制进行说明。
<形成“边端拉伸构造”的机制>
图9是示出使用外延生长法使外延层在soi衬底1s的半导体层sl上生长时的生长面的图。如图9所示，在半导体层sl的中央部附近的上方，外延层沿着(100)面生长。这是因为外延层的基底即半导体层sl的表面为(100)面、且外延层在该半导体层sl的(100)面上生长的缘故。
另一方面，在半导体层sl的端部附近的上方，外延层沿着例如以(111)面为代表的高指数面生长。这是因为，例如如图9示意性所示，半导体层sl的端部以其膜厚变薄的方式发圆或倾斜，与(100)面不同的高指数面作为倾斜面露出，因此，在半导体层sl的端部附近，外延层在该高指数面上生长。
此外，半导体层sl的端部变成圆形或倾斜的形状，是由于在形成外延层以前，在氧化半导体层sl的工序和除去其氧化膜的工序中，半导体层sl的端部的形状很容易变化的缘故。例如，在元件隔离部sti比半导体层sl的表面凹陷的情况下，由于半导体层sl的侧面露出，所以半导体层sl的端部的形状更容易受到这种工序的影响。即，半导体层sl的端部的形状由于与中心部相比容易受到这种工序(氧化工序和氧化膜除去工序)的影响，所以会变成圆形或倾斜的形状。
这样，在半导体层sl的中央部附近与端部附近，外延生长的基底即半导体层sl的露出面的面方位不同。而且，本发明人新发现了由于半导体层sl的中央部附近的外延层的生长面的面方位与半导体层sl的端部附近的外延层的生长面的面方位不同，所以会形成“边端拉伸构造”。
具体地，在以(100)面作为生长面的外延层上，存在很多被称为“台阶”的部位和被称为“弯折”的部位。这些部位主要由硅的悬挂键构成。相对于此，在以高指数面作为生长面的外延层上，被称为“台阶”的部位和被称为“弯折”的部位很少。而且，由于在(100)面上被称为“台阶”的部位和被称为“弯折”的部位很多，而在高指数面上被称为“台阶”的部位和被称为“弯折”的部位则很少，所以会产生“边端拉伸构造”。
以下，根据被称为“台阶”的部位和被称为“弯折”的部位的数量的不同，对形成“边端拉伸构造”的机制进行说明。
图10是示意性示出“台阶”的形状的图，在图10中示出了由该“台阶”捕获了硅元素的状态。另外，图11是示意性示出“弯折”的形状的图，在图11中示出了由该“弯折”捕获了硅元素的状态。即，从图10及图11可知，由“台阶”和“弯折”很容易捕获成为外延生长的核的硅元素。在“台阶”和“弯折”多的(100)面上容易捕获硅元素，这意味着存在很多外延生长的核。由此，可以认为(100)面上的外延生长的速度变快。另一方面，在“台阶”和“弯折”少的高指数面上难以捕获硅元素，意味着在高指数面上外延生长的核很少。由此，可以认为高指数面上的外延生长的速度变慢。
如图12所示，由于在高指数面上“台阶”和“弯折”很少，所以附着在高指数面上的硅元素容易迁移。另一方面，在(100)面上，从高指数面迁移来的硅元素容易被存在于(100)面上的很多“台阶”和“弯折”捕获。其结果是，在外延层沿着(100)面生长的中央部附近的区域内，由于外延生长的速度变快，所以外延层的厚度变厚。相对于此，在外延层沿着高指数面生长的端部附近的区域内，硅元素的捕获部位即“台阶”和“弯折”很少，其结果是，由于容易发生硅元素从端部附近向中央部附近的迁移，所以外延生长的速度变慢，外延层的厚度变薄。
根据以上所述的机制，在外延层的端部附近形成有“边端拉伸构造”。尤其是当有源区域的宽度变大时，由于(100)面相对于高指数面的比例变大，所以存在于(100)面上的“台阶”和“弯折”的数量必然变多。因此，由于从高指数面迁移来的硅元素确实被存在于(100)面上的“台阶”和“弯折”捕获，所以认为硅元素再次从(100)面迁移返回至高指数面的情况很少。因此，认为当有源区域的宽度变大时，在外延层的端部附近变得容易形成“边端拉伸构造”。另一方面，当有源区域的宽度变小时，由于(100)面相对于高指数面的比例变小，所以存在于(100)面上的“台阶”和“弯折”的数量必然变少。因此，如图13所示，认为从高指数面向(100)面迁移来的硅元素并不完全被存在于(100)面上的“台阶”和“弯折”捕获而是会溢出。然后，认为未被捕获而溢出的硅元素会再次从(100)面迁移返回至高指数面。因此，当有源区域的宽度变小时，在高指数面上也会存在很多成为生长的核的硅元素，在外延层的端部附近变得难以形成“边端拉伸构造”。根据这样的机制，例如能够说明如下趋势(参照图8的(a))：在有源区域的宽度很小的情况下，难以形成“边端拉伸构造”，而有源区域的宽度越大，“边端拉伸构造”就越明显化。
如上所述，当有源区域的宽度变大时，在外延层的端部附近的区域内形成“边端拉伸构造”。例如，在有源区域的宽度很小、且未形成“边端拉伸构造”的情况下，通过采用图5所示的结构，即使在接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，也能防止经由插塞plg的半导体层sl与支承衬底sub的导通。
另一方面，若有源区域的宽度很大、且在外延层的端部附近的区域内形成有“边端拉伸构造”，则即使采用图5所示的结构，当接触孔cnt的形成位置向元件隔离部sti侧偏移时，也变得无法防止经由插塞plg的半导体层sl与支承衬底sub的导通。也就是说，在外延层epi的端部附近的区域内形成有“边端拉伸构造”的情况下，当接触孔cnt的形成位置向元件隔离部sti侧偏移时，会发生接触孔cnt向半导体层sl及埋入绝缘层box的穿透。
于是，在本实施方式1中施行了如下办法：即使在有源区域的宽度很大，在外延层的端部附近的区域内形成有“边端拉伸构造”，且接触孔cnt的形成位置向元件隔离部sti侧偏移的情况下，也能防止接触孔cnt向半导体层sl及埋入绝缘层box穿透。以下，参照附图对施行了该办法的本实施方式1的技术思想进行说明。
<半导体器件的结构>
<<平面结构>>
图14是示意性示出本实施方式1的半导体器件的结构的俯视图。如图14所示，本实施方式1的半导体器件例如具有场效应晶体管q1和场效应晶体管q2。例如如图14所示，场效应晶体管q1与场效应晶体管q2以沿y方向排列的方式配置。首先，场效应晶体管q1形成在y方向(栅极宽度方向)上的宽度小的有源区域act1内，并具有跨着该有源区域act1沿y方向延伸的栅电极ge1。而且，场效应晶体管q1具有形成在夹着栅电极ge1的有源区域act1上的外延层epi1。而且，外延层epi与形成在层间绝缘膜(未图示)上的插塞plg1电连接。
接着，场效应晶体管q2形成于在栅极宽度方向(y方向)上具有比场效应晶体管q1的有源区域act1的宽度大的宽度的有源区域act2内。而且，场效应晶体管q2具有跨着有源区域act2沿y方向延伸的栅电极ge2。而且，场效应晶体管q2具有形成在夹着栅电极ge2的有源区域act2上的外延层epi2，该外延层epi2与形成在层间绝缘膜(未图示)上的插塞plg2电连接。
这样，本实施方式1的半导体器件具有栅极宽度方向(y方向)上的宽度各不相同的多个有源区域(act1、act2)。这时，例如在图14中，形成有场效应晶体管q1的有源区域act1的y方向上的宽度比250nm小，形成有场效应晶体管q2的有源区域act2的y方向上的宽度比250nm大。在此，由于在有源区域act1上形成有外延层epi1，且在有源区域act2上形成有外延层epi2，所以有源区域act1与有源区域act2的栅极宽度方向(y方向)上的宽度的大小关系也能表现为外延层epi1与外延层epi2的栅极宽度方向(y方向)上的大小关系。即，在本实施方式1的半导体器件中，外延层epi1的栅极宽度方向(y方向)上的宽度变得比外延层epi2的栅极宽度方向(y方向)上的宽度小。如上所述，平面构成了包含场效应晶体管q1和场效应晶体管q2的半导体器件。
<<剖面结构(栅极长度方向)>>
接着，对本实施方式1的半导体器件的剖面结构进行说明。尤其如图14所示，本实施方式1的半导体器件包含场效应晶体管q1和场效应晶体管q2，但由于场效应晶体管q1的栅极长度方向上的剖面结构与场效应晶体管q2的栅极长度方向上的剖面结构是基本相同的结构，所以在此列举场效应晶体管q1来进行说明。
图15是示出本实施方式1所包含的场效应晶体管q1的栅极长度方向上的示意性剖面结构的剖视图，是由图14的a-a线截断的剖视图。如图15所示，本实施方式1的场效应晶体管q1形成在由支承衬底sub、形成在支承衬底sub上的埋入绝缘层box、和形成在埋入绝缘层box上的半导体层sl构成，且形成在具有元件隔离部sti和阱wl1的soi衬底1s上。具体地，场效应晶体管q1具有形成在由元件隔离部sti包围的有源区域的半导体层sl上的栅极绝缘膜gox、和形成在该栅极绝缘膜gox上的栅电极ge1。而且，在栅电极ge1两侧的侧壁上形成有侧壁间隔物sw。而且，在有源区域的半导体层sl，以与栅电极ge1匹配的方式形成有延展区域ex，并在延展区域ex的外侧形成有与侧壁间隔物sw匹配的半导体区域nr。另外，在形成于半导体层sl的半导体区域nr上形成有外延层epi1，并在该外延层epi1的表面形成有硅化物膜sf。这样，在场效应晶体管q1上，例如形成有由延展区域ex、半导体区域nr、外延层epi1、和硅化物膜sf构成的源极区域sr。同样地，在场效应晶体管q1上，例如形成有由延展区域ex、半导体区域nr、外延层epi1、和硅化物膜sf构成的漏极区域dr。
接着，以覆盖如上所述构成的场效应晶体管q1的方式形成有层间绝缘膜il，在该层间绝缘膜il上形成有贯穿层间绝缘膜il且到达源极区域sr的插塞plg1。同样地，在层间绝缘膜il上还形成有贯穿层间绝缘膜il且到达漏极区域dr的插塞plg1。尤其是，插塞plg1通过接触孔cnt1内埋入导电性材料(钨)而形成，在接触孔cnt1在贯穿层间绝缘膜il且露出形成于外延层epi1的表面上的硅化物膜sf。如上所述，构成了本实施方式1的场效应晶体管q1。
尤其是在本实施方式1中，设想了采用全耗尽型晶体管来作为形成在soi衬底1s上的场效应晶体管q1。该全耗尽型晶体管从抑制短沟道效果的观点来看非常优异，并且由于不会向沟道区域(栅电极ge1正下方的半导体层sl)导入杂质，所以也能充分抑制因杂质的变动而导致的阈值电压的变动。因此，通过采用全耗尽型晶体管，能够提供一种性能优异的半导体器件。这时，在全耗尽型晶体管中，由于需要使半导体层(硅层)sl完全耗尽化，所以需要使soi衬底1s的半导体层sl的厚度非常薄。另外，在采用不仅通过对栅电极ge1施加的栅极电位、还通过对soi衬底1s的阱wl1施加的背栅电位，来调节形成在soi衬底1s的半导体层sl上的场效应晶体管q1的阈值电压的结构的情况下，需要使埋入绝缘层box的厚度减薄。
因此，例如在本实施方式1中，将半导体层sl的厚度设为5nm以上20nm以下，并将埋入绝缘层box的厚度也设为5nm以上20nm以下。由此，根据本实施方式1，能够实现由全耗尽化晶体管构成的场效应晶体管q1，并且通过对阱wl1施加的背栅电位调节场效应晶体管q1的阈值电压也变容易。
但是，若使半导体层sl的厚度减薄，场效应晶体管q1的源极区域sr及漏极区域dr各自的电阻会变高。于是，在本实施方式1中，如图15所示，在半导体层sl上形成有外延层epi1。由此，根据本实施方式1的场效应晶体管q1，能够通过将半导体层sl的厚度减薄来实现全耗尽型晶体管，另一方面，还能通过在源极区域sr及漏极区域dr上分别形成作为叠层发挥作用的外延层epi1来降低源极区域sr及漏极区域dr各自的电阻值。由此，根据本实施方式1，能够提供一种高性能的场效应晶体管q1。
<<剖面结构(栅极宽度方向)>>
接着，对本实施方式1的半导体器件的栅极宽度方向(y方向)上的剖面结构进行说明。图16是由图14的b-b线截断的剖视图。在图16中，在图16的左侧示出了场效应晶体管q1的栅极宽度方向上的剖面结构，而在图16的右侧则示出了场效应晶体管q2的栅极宽度方向上的剖面结构。即，在图16中，场效应晶体管q1的栅极宽度方向上的剖面结构与场效应晶体管q2的栅极宽度方向上的剖面结构并列配置。
在图16的左侧图示的场效应晶体管q1的栅极宽度方向上的剖面结构中，在soi衬底1s上形成有元件隔离部sti和阱wl1。而且，从soi衬底1s的半导体层上到元件隔离部sti的一部分上都形成有外延层epi1，在该外延层epi1的表面上形成有硅化物膜sf。而且，以覆盖在表面上形成有硅化物膜sf的外延层epi1的方式形成有层间绝缘膜il，并形成有贯穿该层间绝缘膜il且到达形成有硅化物膜sf的外延层epi1的插塞plg1。该插塞plg1通过在形成于层间绝缘膜il上的接触孔cnt1内埋入导电性材料而形成。
尤其是，在本实施方式1的场效应晶体管q1中，设想了半导体层sl的栅极宽度方向上的宽度(图14的有源区域act1的y方向上的宽度)比250nm小。这种情况下，如图16的左侧所示，在外延层epi1的端部形成“琢面构造”。
接着，在图16的右侧图示的场效应晶体管q2的栅极宽度方向上的剖面结构中，在soi衬底1s上形成有元件隔离部sti和阱wl2。而且，从soi衬底1s的半导体层上到元件隔离部sti的一部分上都形成有外延层epi2，在该外延层epi2的表面上形成有硅化物膜sf。而且，以覆盖在表面上形成有硅化物膜sf的外延层epi2的方式形成有层间绝缘膜il，并形成有贯穿该层间绝缘膜il且到达形成有硅化物膜sf的外延层epi1的插塞plg2。该插塞plg2通过在形成于层间绝缘膜il上的接触孔cnt2内埋入导电性材料而形成。
尤其是，在本实施方式1的场效应晶体管q2中，设想了半导体层sl的栅极宽度方向上的宽度(图14的有源区域act2的y方向上的宽度)比250nm大。这种情况下，如图16的右侧所示，在外延层epi2的端部形成“边端拉伸构造”。
在此，如图16所示，与元件隔离部sti相接的外延层epi1的端部的厚度比与元件隔离部sti相接的外延层epi2的端部的厚度大。换言之，与元件隔离部sti相接的外延层epi2的端部的厚度比与元件隔离部sti相接的外延层epi1的端部的厚度小。这是因为相对于在外延层epi1的端部形成“琢面构造”，在外延层epi2的端部则形成“边端拉伸构造”的缘故。也就是说，在半导体层sl的栅极宽度方向上的宽度(图14的有源区域act2的y方向上的宽度)比250nm大的情况下，“边端拉伸构造”明显化，其结果是，与元件隔离部sti相接的外延层epi2的端部的厚度比与元件隔离部sti相接的外延层epi1的端部的厚度变小。
接着，如图16所示，在本实施方式1中，元件隔离部sti与插塞plg2之间的y方向上的最短距离l2比元件隔离部sti与插塞plg1之间的y方向上的最短距离l1大。换言之，元件隔离部sti与插塞plg1之间的y方向上的最短距离l1比元件隔离部sti与插塞plg2之间的y方向上的最短距离l2小。这时，例如最短距离l2为60nm以上。但是，也有最短距离l2为90nm以上的情况。尤其是在本实施方式1中，当俯视时在插塞plg2与元件隔离部sti之间存在外延层epi2。如上所述，构成了本实施方式1的场效应晶体管q1和场效应晶体管q2。
此外，在本实施方式1中，例示了在较宽的有源区域act2内形成一个插塞plg2的情况，但插塞plg2的数量并不限于此。例如，在有源区域act2的宽度如前述的图8的(b)所示为0.50μm以上的情况下，也能形成多个插塞plg2。即使在那种情况下，元件隔离部sti与最靠近元件隔离部sti的插塞plg2之间的y方向上的最短距离l2也设为60nm以上。
<半导体器件的制造方法>
本实施方式1的半导体器件如上所述地构成，以下，参照附图对其制造方法进行说明。
首先，如图17所示，在本实施方式1的半导体器件的制造方法中，准备soi衬底1s，该soi衬底1s由支承衬底sub、形成在支承衬底sub上的埋入绝缘层box、和形成在埋入绝缘层box上的半导体层sl构成。
接着，通过在soi衬底1s上形成元件隔离部sti，在soi衬底1s上例如形成：y方向上的宽度为第一宽度的有源区域act1；和利用元件隔离部sti而与有源区域act1分离、且y方向上的宽度比第一宽度大的有源区域act2。这时，如图17所示，在半导体层sl的表面的包括中央部在内的大部分上露出了(100)面。另一方面，如图17所示，半导体层sl的表面的端部倾斜，且与(100)面不同的高指数面作为倾斜面而露出。
接着，在soi衬底1s的半导体层sl上形成栅极绝缘膜(图18的s101)。之后，例如通过使用离子注入法向soi衬底1s的支承衬底sub导入导电型杂质，从而形成阱(图18的s102)。然后，在栅极绝缘膜上形成了聚硅膜之后，通过使用光刻技术及蚀刻技术使聚硅膜图案化，从而形成栅电极(图18的s103)。接着，在以覆盖栅电极的方式形成了绝缘膜之后，通过对该绝缘膜实施各向异性蚀刻，在栅电极的两侧的侧壁上形成侧壁间隔物(图18的s104)。
如上所述，通过至此为止的工序，例如在元件隔离部sti比半导体层sl的表面凹陷的情况下，由于半导体层sl的侧面露出，所以半导体层sl的端部与中央部相比容易变成圆形或倾斜的形状。
接着，如图19所示，通过使用外延生长法，在有源区域act1的半导体层sl上形成外延层epi1，且在有源区域act2的半导体层sl上形成外延层epi2。这时，在本实施方式1中，在外延层epi1的端部形成有“琢面构造”，另一方面，在外延层epi2的端部则形成有“边端拉伸构造”。其结果是，如图19所示，与元件隔离部sti相接的外延层epi2的端部的厚度比与元件隔离部sti相接的外延层epi1的端部的厚度小。此外，外延层epi1的厚度及外延层epi2的厚度例如能够设为10nm以上50nm以下。
在此处的外延生长法中，使用包含sih2cl2、hcl和h2的气体，并使用压力为10pa以上1000pa以下、且温度为700℃以上800℃以下的成膜条件。但并不限于此，在此处的外延生长法中，还能使用包含sih4、hcl和h2的气体，并使用压力为10pa以上1000pa以下、且温度为500℃以上700℃以下的成膜条件。这时，sih2cl2和sih4作为硅(si)的原料气体来使用。另一方面，hcl用于确保外延生长法中的选择性，h2用于使气体环境中尽可能不包含水分和氧。此外，为了外延生长的稳定化，在形成外延层epi1及外延层epi2的外延生长即将开始之前，还能在维持着真空状态的状态下实施700℃～900℃左右的氢气退火。
而且，在此处的外延生长法中，使用能够同时处理多个soi衬底1s、且在内壁上涂覆有硅的成膜装置(立式炉)。
接着，如图20所示，通过使用光刻技术及离子注入法，向形成在有源区域act1内的半导体层sl及外延层epi1导入导电型杂质，并向形成在有源区域act2内的半导体层sl及外延层epi2导入导电型杂质。
接着，在将侧壁间隔物除去之后(图21的s105)，通过使用光刻技术及离子注入法形成延展区域(图21的s106)。然后，在栅电极的两侧的侧壁上再次形成侧壁间隔物(图21的s107)。之后，在栅电极的表面、外延层epi1的表面、和外延层epi2的表面上形成硅化物膜(图21的s108)。
接着，如图22所示，以覆盖外延层epi1及外延层epi2的方式例如形成由氧化硅膜构成的层间绝缘膜il。之后，如图23所示，通过使用光刻技术及蚀刻技术，在层间绝缘膜il上形成到达外延层epi1(硅化物膜sf)的接触孔cnt1，并在层间绝缘膜il上形成到达外延层epi2(硅化物膜sf)的接触孔cnt2。
这时，在形成接触孔(cnt1、cnt2)的工序中，如图23所示，以元件隔离部sti与接触孔cnt2之间的y方向上的最短距离l2比元件隔离部sti与接触孔cnt1之间的y方向上的最短距离l1大的方式在层间绝缘膜il上形成接触孔(cnt1、cnt2)。
然后，在层间绝缘膜il上形成用导电性材料埋入接触孔cnt1内部而构成的插塞plg1，并在层间绝缘膜il上形成用导电性材料埋入接触孔cnt2内部而构成的插塞plg2。由此，元件隔离部sti与插塞plg2之间的y方向上的最短距离l2比元件隔离部sti与插塞plg1之间的y方向上的最短距离l1变大。
如上所述，能够制造本实施方式1的半导体器件。
<实施方式1的特征>
接着，对本实施方式1的特征进行说明。本实施方式1的第一特征在于，在多个有源区域中的、栅极宽度方向上的宽度比规定宽度大的有源区域内，对与形成在该有源区域的半导体层上的外延层连接的插塞的形成位置设置限制。由此，即使在外延层的端部形成“边端拉伸构造”的情况下，也能防止因接触孔的位置偏移而导致的插塞向支承衬底的穿透。
具体地，本实施方式1的第一特征在于，设置使元件隔离部与插塞之间的栅极宽度方向上的最短距离比规定距离大的限制。由此，能够防止插塞向支承衬底穿透。以下，对该理由进行说明。首先，在有源区域的栅极宽度方向上的宽度比规定宽度大的情况下，在形成于该有源区域的半导体层上的外延层的端部形成“边端拉伸构造”。而且，在以与形成于该外延层的端部的“边端拉伸构造”连接的方式形成插塞的情况下，外延层的厚度在“边端拉伸构造”处变薄。因此，外延层的形成有“边端拉伸构造”的部位作为形成接触孔时的蚀刻终止部不能充分发挥作用。因此，当以与形成在外延层的端部的“边端拉伸构造”连接的方式形成接触孔时，接触孔会到达至支承衬底，会发生插塞向支承衬底的穿透。于是，在本实施方式1中，尤其以元件隔离部与插塞之间的栅极宽度方向上的最短距离比规定距离大的方式对插塞的形成位置设置限制。换言之，本实施方式1的第一特征为如下思想：禁止在元件隔离部与插塞之间的栅极宽度方向上的最短距离比规定距离小的位置上形成插塞。即，本实施方式1的第一特征以下述基本思想为基础：考虑到在与元件隔离部相距规定距离的范围内形成有“边端拉伸构造”，只要在与规定距离相比距元件隔离部更远的位置上形成插塞，就能够防止在外延层的膜厚薄的部位上连接插塞。由此，根据本实施方式1的第一特征，能够有效防止插塞向支承衬底穿透。
而且，本实施方式1的第一特征还能获得还有效应用于良好半导体器件的挑选的附加效果。即，通过对插塞的形成位置设置限制，在由该限制所容许的位置上形成有插塞的情况下，能够将其作为未发生插塞向支承衬底的穿透的良好半导体器件而出货。另一方面，例如设计位置虽然是由限制所容许的位置，但依赖于实际制造工序中的光刻技术的精度，有时插塞的形成位置会从所容许的位置偏移而形成在被禁止的位置上。这种情况下，通过从实际制造的半导体器件中测定元件隔离部与插塞之间的最短距离，能够判定在由限制所禁止的位置上形成有插塞。由此，设计位置是限制之后所容许的位置，但依赖于实际制造工序中的光刻技术的精度，通过以本实施方式1的第一特征为基准的检查，能够事先防止将插塞的形成位置从所容许的位置偏移而形成在所禁止的位置的半导体器件出货。
这样，本实施方式1的第一特征被用作用于防止插塞向支承衬底穿透的设计基准，由此能够提高包含在栅极宽度方向上的宽度比规定宽度大的有源区域内形成的场效应晶体管的半导体器件的可靠性。而且，本实施方式1的第一特征还能被用作检查工序的检查基准，由此，能够抑制残次品向市场流通。因此，在栅极宽度方向上的宽度比规定宽度大的有源区域内形成场效应晶体管的半导体器件中，通过将本实施方式1的第一特征用作设计思想，能够有效防止插塞向支承衬底穿透。而且，作为实际制造的半导体器件是否满足设计思想的这种检查工序中的检查基准，通过使用本实施方式1的第一特征，能够防止残次品向市场流通。即，本实施方式1的第一特征不仅根据因能够防止插塞向支承衬底穿透的这种性能的主要因素(第一主要因素)而能够对半导体器件的可靠性提高有所贡献，还根据因事先防止残次品出货的主要因素(第二主要因素)而能对半导体器件的可靠性提高有所贡献。因此，在通过上述第一主要因素与第二主要因素的协同作用能够谋求半导体器件的可靠性提高的这点上，本实施方式1的第一特征是有用的技术思想。
<<第一特征的具体呈现1>>
接着，对表示本实施方式1的第一特征的具体呈现进行说明。首先，在本实施方式1中，以在栅极宽度方向上的宽度比规定宽度大的有源区域的半导体层上形成外延层为前提。即，在形成于栅极宽度方向上的宽度比规定宽度大的有源区域的半导体层上的外延层的端部，形成有“边端拉伸构造”。另一方面，在形成于栅极宽度方向上的宽度比规定宽度小的有源区域的半导体层上的外延层的端部，不形成“边端拉伸构造”，而是形成有“琢面构造”。而且，在“琢面构造”的情况下，通过采用图5所示的结构，即使在接触孔的形成位置向元件隔离部侧偏移的情况下，也能防止插塞向支承衬底穿透。也就是说，在“琢面构造”的情况下，与“边端拉伸构造”不同，无需设置使元件隔离部与插塞之间的栅极宽度方向上的最短距离比规定距离变大的限制。其结果是，在与在栅极宽度方向上的宽度比规定宽度小的有源区域的半导体层上形成的外延层连接的插塞中，也可以存在元件隔离部与插塞之间的栅极宽度方向上的最短距离比规定距离小的情况。因此，认为以存在多个栅极宽度方向上的宽度不同的有源区域为前提，通过以下所示的构成要素a～c的组合，能够表示本实施方式1的第一特征(参照图16)。
构成要素a：“栅极宽度方向(y方向)上的有源区域act2的宽度比栅极宽度方向(y方向)上的有源区域act1的宽度大”。
构成要素b：“与元件隔离部sti相接的外延层epi2的端部的厚度比与元件隔离部sti相接的外延层epi1的端部的厚度小”。
构成要素c：“元件隔离部sti与插塞plg2之间的栅极宽度方向(y方向)上的最短距离l2比元件隔离部sti与插塞plg1之间的栅极宽度方向(y方向)上的最短距离l1大”。
<<第一特征的具体呈现2>>
而且，对表示本实施方式1的第一特征的具体呈现进行说明。在此，不以存在多个栅极宽度方向上的宽度不同的有源区域为前提，而是考虑仅着眼于栅极宽度方向上的宽度比规定宽度大的有源区域来呈现本实施方式1的第一特征。即，如图8的(a)所示，可以说，大致以有源区域的宽度为0.25μm的情况为界而从“琢面构造”向“边端拉伸构造”变化。因此，在有源区域的宽度为0.25μm以下的情况(形成“琢面构造”的情况)下，通过采用图5所示的结构，即使接触孔cnt的形成位置向元件隔离部sti侧偏移了，也能抑制接触孔cnt向半导体层sl及埋入绝缘层box穿透。由此，能够防止经由插塞plg进行的半导体层sl与支承衬底sub的导通。另一方面，若有源区域的宽度比0.25μm大(形成“边端拉伸构造”的情况)，则即使采用图5所示的结构，在接触孔cnt的形成位置向元件隔离部sti侧偏移了的情况下，有效防止接触孔cnt向半导体层sl及埋入绝缘层box的穿透也会变得困难。其结果是，有产生经由插塞plg的半导体层sl与支承衬底sub的导通的隐患。因此，当有源区域的宽度比0.25μm大时，从防止接触孔cnt向半导体层sl及埋入绝缘层box穿透的观点来看，需要采用本实施方式1的第一特征来代替图5所示的结构。
接着，如图8的(b)所示，在有源区域的宽度比0.25μm小的情况下，“圆形标记”、“方形标记”、“菱形标记”和“三角标记”几乎重叠，这意味着soi层的中心的厚度与仅从外延层epi与元件隔离部sti的边界远离30nm～90nm的位置上的soi层的厚度大致相等。另一方面，随着有源区域的宽度从0.25μm变大，“圆形标记”、“方形标记”、“菱形标记”和“三角标记”变得散乱。这意味着随着从外延层的中心位置向外延层epi与元件隔离部sti的边界位置靠近(90nm以下、尤其是60nm以下)，soi层的厚度变小。换言之，这意味着当有源区域的宽度超过0.25μm时，“边端拉伸构造”会明显化。因此，可认为：在仅着眼于栅极宽度方向上的宽度比规定宽度大的有源区域的情况下，通过以下所示的构成要素d～e的组合，能够体现本实施方式1的第一特征(参照图8及图16)。
构成要素d：“有源区域act2的栅极宽度方向上的宽度比250nm大”。
构成要素e：“元件隔离部sti与插塞plg2之间的栅极宽度方向(y方向)上的最短距离l2比60nm大”。
接着，对本实施方式1的第二特征进行说明。本实施方式1的第二特征是将本实施方式1的技术思想(第一特征)应用于包含全耗尽型晶体管的半导体器件。全耗尽型晶体管从抑制短沟道效果的观点来看非常优异，并且由于不会向沟道区域(栅电极正下方的半导体层)导入杂质，所以也能充分抑制因杂质的变动而导致的阈值电压的变动。因此，通过采用全耗尽型晶体管，能够提供一种性能优异的半导体器件。这时，在全耗尽型晶体管中，由于需要使半导体层(硅层)完全耗尽化，所以需要使soi衬底的半导体层的厚度非常薄。另外，在采用不仅通过对栅电极施加的栅极电位、还通过对soi衬底的阱施加的背栅电位来调节形成在soi衬底的半导体层sl上的场效应晶体管的阈值电压的结构的情况下，需要使埋入绝缘层box的厚度减薄。
关于这点，例如在本实施方式1中，将半导体层的厚度设为10nm以上20nm以下，并将埋入绝缘层box的厚度也设为10nm以上20nm以下。由此，根据本实施方式1，能够实现由全耗尽化晶体管构成的场效应晶体管，并且通过对阱施加的背栅电位也可以很容易地调节场效应晶体管的阈值电压。
但是，在包含也基于背栅电位进行阈值电压的调节的全耗尽型晶体管的半导体器件中，由于需要使半导体层及埋入绝缘层的厚度减薄，所以插塞向支承衬底的穿透作为问题容易明显化。于是，在本实施方式1的第二特征中，将本实施方式1的技术思想(第一特征)适用于包含全耗尽型晶体管的半导体器件。由此，根据本实施方式1的第二特征，能够在通过防止插塞向支承衬底穿透来谋求半导体器件的可靠性提高的同时，提供一种高性能的全耗尽型晶体管。
接着，对本实施方式1的第三特征进行说明。本实施方式1的第三特征在于，以通过能够同时处理多张半导体晶片(soi衬底)的成膜装置来实施形成外延层的外延生长法为前提，在构成该成膜装置的内壁的石英表面上涂覆硅。例如，在沉积硅的本实施方式1的外延生长法中，除了原料气体之外，为了实现选择性外延生长还供给hcl。因此，认为原本由于成膜装置的内壁由石英(氧化硅)构成，所以在成膜装置的内壁上不生长硅。然而，在实际的成膜装置中，在石英表面上也沉积有不少硅。在此，在同时处理很多张半导体晶片的成膜装置中，要求所成膜的外延层的膜厚偏差很少。而且，成膜装置中的外延生长根据露出的硅的表面积的大小来使所沉积的硅的膜厚变化。因此，在成膜装置的内壁上露出了石英的情况下，由于最初露出了大部分的石英，所以由硅覆盖的表面积很少，但随着成膜处理的进行，在石英表面上也会沉积硅。这种情况下，由于在成膜装置的内壁上也存在硅，所以由硅覆盖的表面积会发生变化。这样，当由硅覆盖的表面积发生变化时，形成在半导体晶片上的外延层的膜厚也发生变化。这意味着外延层的膜厚发生变动。而且，当外延层的膜厚不均衡时，认为在特定的半导体晶片上，存在外延层的膜厚比形成在其它半导体晶片上的外延层的膜厚薄的情况。然而，当外延层的膜厚变薄时，认为形成在外延层的端部上的“边端拉伸构造”的尺寸(长度)变大。这样，即使是在由上述本实施方式1的第一特征规定的限制所容许的位置上形成插塞的情况下，由于外延层的膜厚的偏差，尤其是在膜厚薄的外延层上，也有发生插塞向支承衬底的穿透的隐患。
于是，在本实施方式1的第三特征中，在实施用于形成外延层的外延生长法之前，预先在构成成膜装置的内壁的石英表面上涂覆有硅。这种情况下，由于已在成膜装置的内壁上涂覆了硅，所以之后即使实施外延生长法，露出硅的表面积也不会发生变化。由此，根据本实施方式1的第三特征，在同时处理多张半导体晶片的成膜装置中，能够抑制外延层的膜厚的变动。这意味着在多张半导体晶片中，形成于外延层的端部的“边端拉伸构造”大致均匀地形成。由此，通过在由上述本实施方式1的第一特征规定的限制所容许的位置上形成插塞，能够在多张半导体晶片中分别防止插塞向支承衬底穿透。换言之，在由成膜装置处理的所有半导体晶片中，能够获得如下显著效果：通过由上述本实施方式1的第一特征所规定的限制，能够可靠地抑制插塞向支承衬底穿透。
(实施方式2)
<实施方式2的基本思想>
接着，对本实施方式2的基本思想进行说明。本实施方式2的基本思想是，在栅极宽度方向上的宽度比规定宽度大的有源区域的半导体层上形成的外延层中，将与插塞连接的外延层的部位设为梳子形状，并将梳子形状的各个部位的栅极宽度方向上的宽度缩小。这种情况下，栅极宽度方向上的宽度小的梳子形状的各个部位的端部并不是“边端拉伸构造”，而是“琢面构造”。由此，与插塞连接的外延层的部位由于不会变成“边端拉伸构造”，所以能够防止插塞向支承衬底穿透。即，所述实施方式1的基本思想是，在栅极宽度方向上的宽度比规定宽度大的有源区域的半导体层上形成的外延层中，考虑到在外延层的端部形成“边端拉伸构造”而对插塞的形成位置设置限制，以使在“边端拉伸构造”的部位上不形成插塞。相对于此，本实施方式2的基本思想是，为了防止在栅极宽度方向上的宽度比规定宽度大的有源区域的半导体层上形成的外延层的端部形成“边端拉伸构造”本身，而将外延层的端部设为梳子形状。
<具体结构>
以下，对将该本实施方式2的基本思想具体化的具体结构进行说明。图24是示出本实施方式2的半导体器件的示意性平面结构的图。如图24所示，本实施方式2的半导体器件例如具有：形成在栅极宽度方向(y方向)上的宽度比规定宽度小的有源区域内的场效应晶体管q1、和形成在栅极宽度方向(y方向)上的宽度比规定宽度大的有源区域内的场效应晶体管q2。
这时，本实施方式2的特征的前提是，存在形成于栅极宽度方向(y方向)上的宽度比规定宽度大的有源区域内的场效应晶体管q2。而且，本实施方式2的特征在于，形成在有源区域的半导体层上的外延层epi2具有：宽幅部，其在俯视时y方向上的宽度为第一宽度；和多个窄幅部，其在俯视时各自的y方向上的宽度是比第一宽度小的第二宽度，与宽幅部一体形成，并沿y方向并列配置。而且，在本实施方式2中，插塞至少与多个窄幅部中的一个连接。换言之，还可以说本实施方式2的特征在于，例如如图24所示，形成在有源区域的半导体层上的外延层epi2的端部分成多根并列的部位(epi2a、epi2b、epi2c)而成为梳子形状。而且，在本实施方式2中，插塞至少与形成在外延层epi2端部的梳子形状的部位连接。由此，根据本实施方式2，能够防止插塞向支承衬底穿透。以下，对这点进行说明。
首先，图25示意性示出在形成于栅极宽度方向(y方向)上的宽度比规定宽度大的有源区域内的场效应晶体管q2中，形成于有源区域的半导体层上的外延层epi2的端部未设为梳子形状时的剖面结构。如图25所示，这种情况下，在外延层epi2的端部形成“边端拉伸构造”，从其结果可知，在外延层epi2的膜厚变薄的外延层epi2的端部会发生插塞plg2向支承衬底sub(阱wl2)的穿透。
相对于此，图26是由图24的a-a线截断的剖视图。如图26所示，在本实施方式2中，形成有由宽度小的多根并列的部位(epi2a、epi2b、epi2c)构成的梳子形状。其结果是，由于构成梳子形状的多根并列的各个部位(epi2a、epi2b、epi2c)的栅极宽度方向上的宽度变小，所以在多根并列的各个部位(epi2a、epi2b、epi2c)的端部不形成“边端拉伸构造”而是形成“琢面构造”。而且，如图26所示，即使在插塞plg2以跨过构成梳子形状的多根并列且彼此分开的多个部位而形成的情况下，在多根并列的多个部位之间也形成有膜厚大的元件隔离部sti，其结果是，能够防止插塞plg2向支承衬底sub(阱wl2)穿透。如上所述，根据本实施方式2，能够提高包含在栅极宽度方向(y方向)上的宽度比规定宽度大的有源区域内形成的场效应晶体管q2的半导体器件的可靠性。
<变形例>
接着，对本实施方式2的变形例进行说明。图27是示意性示出本变形例中的外延层的窄幅部的图。如图27所示，在本变形例中形成有宽度小的多根并列的部位(epi2a、epi2b、epi2c)。其结果是，由于多根并列的各个部位(epi2a、epi2b、epi2c)的栅极宽度方向(y方向)上的宽度变小，所以在多根并列的各个部位(epi2a、epi2b、epi2c)的端部不形成“边端拉伸构造”而是形成“琢面构造”。而且，如图27所示，多根并列的部位(epi2a、epi2b、epi2c)彼此连结。因此，即使在插塞plg2跨过多根并列的多个部位而形成的情况下，也能防止插塞plg2向支承衬底sub(阱wl2)穿透。而且，尤其是在本变形例中，多根并列的部位(epi2a、epi2b、epi2c)彼此连结的结果是，获得了能够降低插塞plg2与外延层的连接电阻的优点。如上所述，根据本变形例，通过将宽度大的外延层的端部分割成宽度小的多根并列的部位(epi2a、epi2b、epi2c)，并将多根并列的部位(epi2a、epi2b、epi2c)彼此连结，能够在降低插塞plg2与外延层的连接电阻的同时，防止插塞plg2向支承衬底sub穿透。其结果是，根据本变形例，能够提高包含在栅极宽度方向(y方向)上的宽度比规定宽度大的有源区域内形成的场效应晶体管q2在内的半导体器件的可靠性。
以上，将本发明人提出的发明基于其实施方式进行了具体说明，但本发明并不限定于所述实施方式，在不脱离其要旨的范围内当然还能够进行各种改变。
所述实施方式包括以下方式。
(附记1)
一种半导体器件，具备：
soi衬底，其由支承衬底、形成在支承衬底上的埋入绝缘层、和形成在所述埋入绝缘层上的半导体层构成，且形成有元件隔离部，并具有在俯视时由所述元件隔离部包围的有源区域；
外延层，其形成在所述有源区域的所述半导体层上；和
插塞，其与所述外延层连接，
所述半导体器件的特征在于，
所述有源区域的第一方向上的宽度比250nm大，
所述元件隔离部与所述插塞之间的所述第一方向上的最短距离比60nm大。