1.一种半导体器件，包括：
基板，包括第一有源区；
第一栅电极和第二栅电极，设置在所述第一有源区上；
第一杂质区域、第二杂质区域和第三杂质区域，设置在所述第一有源区中，所述第一杂质区域邻近于所述第一栅电极的一侧，所述第二杂质区域设置在所述第一栅电极和所述第二栅电极之间，所述第三杂质区域邻近于所述第二栅电极的一侧；
第一有源接触、第二有源接触和第三有源接触，分别设置在所述第一杂质区域、所述第二杂质区域和所述第三杂质区域上并分别连接到所述第一杂质区域、所述第二杂质区域和所述第三杂质区域；
第一电源线，通过所述第一有源接触电连接到所述第一杂质区域；以及
第一位线，通过所述第二有源接触和所述第三有源接触分别电连接到所述第二杂质区域和所述第三杂质区域，
其中所述第一栅电极、所述第一杂质区域和所述第二杂质区域形成第一存储器单元的第一晶体管，
其中所述第二栅电极、所述第二杂质区域和所述第三杂质区域形成第二存储器单元的第二晶体管，并且
其中所述第二杂质区域是所述第一存储器单元的所述第一晶体管和所述第二存储器单元的所述第二晶体管的漏极。
2.如权利要求1所述的半导体器件，其中当所述第一晶体管导通时，所述第一存储器单元处于开启状态，并且
所述第二存储器单元处于关闭状态。
3.如权利要求1所述的半导体器件，其中所述基板还包括第二有源区，所述第一栅电极和所述第二栅电极设置在所述第二有源区上同时从所述第一有源区朝向所述第二有源区延伸，
其中所述半导体器件还包括：
第四杂质区域、第五杂质区域和第六杂质区域，设置在所述第二有源区中，所述第四杂质区域邻近于所述第一栅电极的所述一侧，所述第五杂质区域设置在所述第一栅电极和所述第二栅电极之间，所述第六杂质区域邻近于所述第二栅电极的所述一侧；
第四有源接触、第五有源接触和第六有源接触，分别设置在所述第四杂质区域、所述第五杂质区域和所述第六杂质区域上并分别连接到所述第四杂质区域、所述第五杂质区域和所述第六杂质区域；
第二位线，通过所述第四有源接触电连接到所述第四杂质区域；以及
第二电源线，通过所述第五有源接触和所述第六有源接触分别电连接到所述第五杂质区域和所述第六杂质区域，
其中所述第一栅电极、所述第四杂质区域和所述第五杂质区域形成第三存储器单元的晶体管，
其中所述第二栅电极、所述第五杂质区域和所述第六杂质区域形成第四存储器单元的晶体管，并且
其中所述第五杂质区域是所述第三存储器单元和所述第四存储器单元的晶体管的源极。
4.如权利要求1所述的半导体器件，还包括设置在所述基板的上部处的器件隔离层，
其中所述第一有源区包括多个有源图案，
其中所述器件隔离层限定所述有源图案，并且
其中每个所述有源图案的上部从所述器件隔离层垂直地突出。
5.如权利要求1所述的半导体器件，其中所述第一存储器单元和所述第二存储器单元的每个是只读存储器(ROM)单元。
6.一种半导体器件，包括：
基板，具有有源图案；
栅电极，设置在所述有源图案上，所述栅电极设置在所述有源图案的上表面和相反的侧壁上；
第一源/漏区域和第二源/漏区域，设置在所述有源图案的上部，所述栅电极设置在所述第一源/漏区域和所述第二源/漏区域之间；
第一有源接触和第二有源接触，分别设置在所述第一源/漏区域和所述第二源/漏区域上并分别连接到所述第一源/漏区域和所述第二源/漏区域；
设置在所述第一有源接触上的第一通路和设置在所述第二有源接触上的第二通路；以及
第一电源线和第一位线，设置在所述第一有源接触和所述第二有源接触上，
其中所述有源图案和所述栅电极形成存储器单元的晶体管，
其中所述第一通路和所述第二通路中的至少一个连接到所述第一电源线或所述第一位线，并且
其中所述第一源/漏区域和所述第二源/漏区域包括具有比所述基板的半导体元素的晶格常数大的晶格常数的半导体元素。
7.如权利要求6所述的半导体器件，其中所述第一有源接触和所述第二有源接触与所述第一杂质区域和所述第二杂质区域直接接触。
8.如权利要求6所述的半导体器件，其中
所述第一有源接触和所述第二有源接触在第一方向上延伸，并且
所述第一电源线和所述第一位线在交叉所述第一方向的第二方向上延伸。
9.如权利要求6所述的半导体器件，其中所述存储器单元是只读存储器(ROM)单元。
10.如权利要求6所述的半导体器件，其中所述第一源/漏区域和所述第二源/漏区域具有p型导电性。
11.如权利要求6所述的半导体器件，其中所述第一电源线是供电线。
12.如权利要求6所述的半导体器件，其中
所述第一通路连接到所述第一电源线，
所述第二通路连接到所述第一位线，并且
当所述晶体管导通时，所述存储器单元处于开启状态。
13.如权利要求6所述的半导体器件，其中当所述第一通路和所述第二通路两者连接到所述第一电源线或所述第一位线时，所述存储器单元处于关闭状态。
14.如权利要求6所述的半导体器件，还包括：
第二电源线，设置在所述第一电源线上并电连接到所述第一电源线；和第二位线，设置在所述第一位线上并电连接到所述第一位线，
其中所述第一电源线和所述第二电源线彼此交叠，并且
其中所述第一位线和所述第二位线彼此交叠。
15.如权利要求6所述的半导体器件，其中
所述第一电源线的宽度大于所述第一位线的宽度，并且
所述第一通路的宽度大于所述第二通路的宽度。
16.一种半导体器件，包括：
基板，具有有源图案，所述有源图案包括第一源/漏区域、第二源/漏区域和沟道区；
栅电极，设置在所述有源图案上且在所述第一源/漏区域和所述第二源/漏区域之间；
第一有源接触和第二有源接触，分别设置在所述第一源/漏区域和所述第二源/漏区域上并分别连接到所述第一源/漏区域和所述第二源/漏区域；
设置在所述第一有源接触上的第一通路和设置在所述第二有源接触上的第二通路；以及
电源线和位线，设置在所述第一有源接触和所述第二有源接触的每个上，
其中所述有源图案和所述栅电极形成存储器单元的晶体管，并且
其中所述第一通路和所述第二通路连接到所述位线，并且
其中所述存储器单元处于关闭状态。
17.如权利要求16所述的半导体器件，其中所述栅电极设置在所述沟道区上并交叠所述沟道区。
18.如权利要求16所述的半导体器件，其中所述栅电极包括掺杂的半导体、导电的金属氮化物或金属中的至少一种。
19.如权利要求16所述的半导体器件，其中所述第一有源接触和所述第二有源接触与所述栅电极间隔开，并且所述第一有源接触和所述第二有源接触的每个的上表面比所述栅电极的上表面高。
20.如权利要求16所述的半导体器件，其中所述电源线和所述位线每个包括导电的金属氮化物或金属中的至少一种。