半导体封装结构及其形成方法与流程

本发明是关于一种封装方法，尤指一种半导体封装结构及其形成方法。

背景技术：

扇出型(fan-out)芯片具有一连接结构，可连接于小接脚间距芯片至大接脚间距基板之间。该连接结构的功能类似于硅穿孔(tsv)中介载板，且制造扇出型芯片的成本低于使用硅穿孔中介载板。当制造高脚数的复杂芯片时，封装集成实为不易。若采用硅穿孔中介载板，成本可能过高，若使用高密度基板，成本也不易控制。

图1是现有技术的扇出型封装结构100的示意图。扇出型封装结构100包含芯片110c、基板120及模封层110m。芯片110c包含多个介面11101至11104。基板120包含第一面120a，第二面120b，形成于第一面120a的第一介面11201至11204，形成于第二面120b的第二介面11201’至11204’。第一介面11201至11204是连接于芯片110c的介面11101至11104，且第一介面11201至11204是对应于第二介面11201’至11204’。

第二介面11201’至11204’的相邻两介面的间距l，是大于第一介面11201至11204的相邻两介面的间距。因此，举例而言，若芯片110c是扇出型芯片且具有高脚数时，其扇出型结构能增大间距，以改善良率。但本领域仍须具有成本竞争力，且可支援嵌入两个或更多个芯片的封装结构。

技术实现要素：

本发明提供一种半导体封装结构及其形成方法，以改善良率。

本发明实施例提供一种半导体封装结构，包含一封塑层，一芯片模组，至少一辅助导电模块及一重布层。该芯片模组用以包覆于该封塑层内，该芯片模组包含一芯片。该至少一辅助导电模块中，每一辅助导电模块包含多个辅助导电凸块及一模封层，该模封层用以包覆该多个辅助导电凸块。该重布层设置于该封塑层上，该重布层用以电连接该芯片模组的该芯片及该至少一辅助导电模块。

本发明实施例提供一种形成半导体封装结构的方法，包含提供一载板；于该载板上设置一芯片模组，该芯片模组包含一芯片；于该载板上形成至少一辅助导电模块，每一辅助导电模块包含多个辅助导电凸块及一模封层，该每一辅助导电模块的该模封层是用以包覆该多个辅助导电凸块；于该载板上形成一封塑层，该封塑层用以包覆该芯片模组及该至少一辅助导电模块；于该封塑层上形成一重布层，该重布层是用以电连接该芯片模组的该芯片及该至少一辅助导电模块；及移除该载板。

本发明由于辅助导电模块数量可弹性调整，且辅助导电模块的导电层可随需求被设计及图案化，故设计弹性得以提升。藉由预先制造的辅助导电模块，封装结构的设计及制造复杂度皆可下降，可防止高凸块崩倒导致的良率损失。由于导电模块预先制造之后，可执行目视或电性等测试，将有瑕疵的导电模块先剔除，故封装良率可改善，藉由将测试后品质良好的导电模块用于后续的封装制造工艺，可提高整体良率。藉使用辅助导电模块，可降低成本及制造工艺难度。

附图说明

图1是现有技术的扇出型封装结构的示意图。

图2至图13是本发明实施例中，制造多个芯片模组的制造工艺图。

图14至图21是本发明实施例中，制造多个辅助导电模块的制造工艺图。

图22至图27是本发明实施例中，制造多个半导体封装的制造工艺图。

图28是本发明实施例中，封装结构的示意图。

图29是本发明另一实施例中，封装结构的示意图。

图30是本发明另一实施例中，封装结构的示意图。

图31至图37是本发明实施例中，制造多个半导体封装的制造工艺图。

图38是本发明另一实施例中，封装结构的示意图。

图39是本发明另一实施例中，封装结构的示意图。

图40是本发明另一实施例中，封装结构的示意图。

图41及图42是本发明两实施例中，两芯片及其辅助导电模块的布局的俯视图。

图43是本发明实施例中，制造封装结构的制造工艺示意图。

图44是执行图43的制造工艺所产生的结构的俯视图。

符号说明：

100扇出型封装结构

110c、1301ac、1302ac、4910c、510cp、芯片

520cp、288c

120基板

110m、288m、42m模封层

120a第一面

120b第二面

11201至11204第一介面

11201’至11204’第二介面

l间距

200圆片

210第一芯片

220第二芯片

210i第一导电介面

220i第二导电介面

310介电层

210p第一导电柱凸块

220p第二导电柱凸块

210u第一芯片单元

220u第二芯片单元

a1第一粘着层

t1第一载板

610第一模封层

855、2255、4355重布层

810p1至810p3、150p、180p、280p、介电层

2210p1至2210p3、43p1至43p3

140m、810r1至810r2、2210r1至2210r3、导电层

43r1至43r3、40011m、40012m、40021m、

40022m

810c、820c、2210c1、2210c2、288bc电路

811至813、821至823扇出介面

1011p至1013p、1021p至1023p中介导电柱

1011b至1013b、1021b至1023b、1111b导电凸块

至1113b、2511b至2513b、2521b至2523b、

151b1至151b3

1201、1202、1301、1302、3901、3902扇出型芯片模组

140c载体

1511至1513、1521至1523、1511'至开口

1513'、1521'至1523'

1610第二模封层

1511p至1513p、1521p至1523p、15111p辅助导电柱

至15113p、15121p至15123p、15211p至

15213p、15221p至15223p

1511ip至1513ip、1521ip至1523ip辅助中介柱

1511b至1513b、1521b至1523b、191a1辅助导电凸块

至191a3、191b1至191b3

1911、1912、2911、2912、191a、191b、辅助导电模块

192a、192b、40011、40012、40021、40022、

510a、510b、510c、510d、43x1至43x3

a22、a43释放层

t22、t41、t43、t44载板

2211至2219、221a至221d、2221至2229、导电介面

222a至222d

1301a、1302a芯片模组

2410封塑层

261a至261d、262a至262d、4611至4614、焊凸块

4621至4624

2681至2684、2681、2682、4511、4512、介面

4521、4522

2710、2720、4710、5010半导体封装

288、299f、4810、4910芯片模组

299上封装

288b、299b基板

2800、2900、3700、4800、4900、5000封装结构

2881、2882、2883、2884、48101、48102输入/输出介面

288w导线

288c1、288c2存取接口

299f1至299f6凸块

a41粘着层

3811至3813、3821至3823导电柱凸块

4410结构

4311至4314、4321至4324存取介面

43x模块

43c1、43c2凹洞

4391、4392芯片单元

具体实施方式

图2至图13是实施例中，制造多个芯片模组的制造工艺图。

图2是在圆片200上制造第一芯片210及第二芯片220的示意图。第一芯片210可包含第一导电介面210i，第二芯片220可包含第二导电介面220i。如图3所示，介电层310可形成于第一导电介面210i及第二导电介面220i上，介电层310可被图案化以露出第一导电介面210i及第二导电介面220i。当介电层310被图案化时，若介电层310是正性光敏材料，可用适宜的光线照射介电层310中须被移除的部分。另一例中，若介电层310是负性光敏材料，可用适宜的光线照射介电层310中须被保留的部分，未被照射的部分可被移除。另一例中，若介电层310并非光敏材料，可使用光阻材料以移除介电层310中不欲保留的部分。显影(develop)操作及固化(cure)操作可用以清除介电层310中不用保留的部分，并固定介电层310中欲保留的部分。根据实施例，介电层310可为聚酰亚胺。多个第一导电柱凸块210p可对应形成于第一导电介面210i上，多个第二导电柱凸块220p可对应形成于第二导电介面220i上。如图4所示，圆片200可切割以将第一芯片210及第二芯片220分开，从而取得第一芯片单元210u及第二芯片单元220u。第一芯片单元210u可包含第一芯片210及第一导电柱凸块210p，且第二芯片单元220u可包含第二芯片220及第二导电柱凸块220p。图2至图4中，制作第一芯片单元210u及第二芯片单元220u(以下简称芯片单元)的流程仅为举例，相似的流程可用以制作两个以上的芯片单元，举例而言，可于单一圆片上制作n个芯片单元，其中n是大于一的正整数。

如图5所示，第一粘着层a1可设置于第一载板t1上，芯片单元210u至220u可设置于第一粘着层a1上。为了形成第一粘着层a1，可填充粘着材料，或施用粘附薄膜。图5的芯片单元210u及220u仅为举例，更多芯片单元仍可设置于第一粘着层a1上以执行下述流程。图6中，可填充模封材料以第一模封层610。第一模封层610可包覆芯片单元210u及220u。如图7，第一模封层610可被降低厚度以露出第一导电柱凸块210p及第二导电柱凸块220p。研磨方式可用以降低第一模封层610的厚度。

如图8所示，重布层855可形成于降低厚度后的第一模封层610上。重布层855可包含电路810c及820c。电路810c可电连接于第一导电柱凸块210p，且电路820c可电连接于第二导电柱凸块220p。

如图9所示，中介导电柱1011p至1013p可对应设置于扇出介面811至813上，且导电凸块1011b至1013b可对应设置于中介导电柱1011p至1013p上。中介导电柱1021p至1023p可对应设置于扇出介面821至823上，且导电凸块1021b至1023b可对应设置于中介导电柱1021p至1023p上。

另一实施例中，导电凸块可直接设置于扇出介面上，如图10所示，导电凸块1111b至1113b可对应设置于扇出介面811至813上，且导电凸块1121b至1123b可对应设置于扇出介面821至823上。

以图9的样态为例，当重布层855已形成，中介导电柱1011p至1013p及1021p至1023p已设置，且导电凸块1011b至1013b及1021b至1023b已设置后，可如图11所示，将载板t1移除。移除载板t1可通过用特定光线曝照第一粘着层a1，加热第一粘着层a1或其他方式处理。

如图12所示，可切割第一模封层610及重布层855以将第一芯片210及第一芯片220分离，从而形成扇出型芯片模组1201及扇出型芯片模组1202。切割第一模封层610及重布层855可通过切锯、激光切割或其他适宜的切割方式。

又如图13所示，可切割第一模封层610及重布层855以将第一芯片210及第一芯片220分离，从而形成扇出型芯片模组1301及扇出型芯片模组1302。切割第一模封层610及重布层855可通过切锯、激光切割或其他适宜的切割方式。

使用图1至图9及图11至图12的流程，或图1至图8、图10及图13的流程，可产生多个芯片模组，每个芯片模组可包含至少一芯片及扇出结构。根据其他实施例，每个芯片模组亦可包含更多芯片。

图14至图21是实施例中，制造多个辅助导电模块的制造工艺图。如图14所示，导电层140m可形成于载体140c上，导电层140m可藉由铜箔压迭、电镀或物理气相沉积制作。载体140c可为玻璃、硅、陶瓷或其他适宜的材料。介电层150p可形成于导电层140m上，如图15所示，介电层150p可被图案化以移除不需要的部分，以形成开口1511至1513及1521至1523，从而部分露出导电层140m。多个辅助导电柱1511p至1513p及1521p至1523p可通过开口1511至1513及1521至1523，对应形成于导电层140m上。如图16所示，可填充模封材料以形成第二模封层1610，包覆辅助导电柱1511p至1513p及1521p至1523p。如图17所示，第二模封层1610可被降低厚度以露出辅助导电柱1511p至1513p及1521p至1523p。

露出辅助导电柱1511p至1513p及1521p至1523p之后，根据实施例可执行图18至图19的制造工艺。

图18中，多个辅助中介柱1511ip至1513ip及1521ip至1523ip可对应设置于辅助导电柱1511p至1513p及1521p至1523p上。介电层180p可形成于已降低厚度的第二模封层1610及露出的辅助导电柱1511p至1513p及1521p至1523p上。多个开口1511'至1513'及1521'至1523'可对应于辅助导电柱1511p至1513p及1521p至1523p形成，以使辅助中介柱1511ip至1513ip及1521ip至1523ip可设置于开口1511'至1513'及1521'至1523'。多个辅助导电凸块1511b至1513b及1521b至1523b可对应设置于辅助中介柱1511ip至1513ip及1521ip至1523ip上。如图19，载体140c可用脱胶制造工艺移除，第二模封层1610、导电层140m及介电层150p及180p可用切锯、激光切割或其他适宜的方式切割，以形成辅助导电模块1911及1912。图19中，是包含两个辅助导电模块1911及1912，但此数量仅为示例，并非用以限制本发明的范围，更多辅助导电模块亦可同步制造。

根据另一实施例，如图17露出辅助导电柱1511p至1513p及1521p至1523p后，也可执行图20至图21的程序。图20可相似于图18，介电层280p可形成于第二模封层1610上及辅助导电柱1511p至1513p及1521p至1523p，介电层280p亦可被图案化以形成开口，且开口位置对应于辅助导电柱1511p至1513p及1521p至1523p。此外，多个导电凸块2511b至2513b及2521b至2523b可对应设置于辅助导电柱1511p至1513p及1521p至1523p上。如图21所示，设置导电凸块2511b至2513b及2521b至2523b后，载体140c可被移除，且导电层140m及介电层可被切割以形成多个辅助导电模块2911至2912。

图22至图27是实施例中，制造多个半导体封装2710至2720的制造工艺图。如图22所示，释放层a22可设置于载板t22上，重布层2255可形成于释放层a22上，重布层2255可包含电路2210c1及2210c2。电路2210c1可包含多个导电介面2211至2219及221a至221d，导电介面2211至2219可形成于重布层2255的第一面，导电介面221a至221d可形成于重布层2255的第二面。电路2210c2可包含多个导电介面2221至2229及222a至222d，导电介面2221至2229可形成于重布层2255的第一面，导电介面222a至222d可形成于重布层2255的第二面。藉由形成及图案化介电层2210p1至2210p3及导电层2210r1至2210r2，可形成电路2210c1至2210c2及导电介面2211至2219、221a至221d、2221至2229及222a至222d。图22所示的电路及导电介面的数量仅为举例，而非用以限制本发明的范围。

如图23所示，藉由对应耦接导电凸块151b1至151b3于导电介面2214至2216，可将芯片模组1301a设置于导电介面2214至2216上。至少两个辅助导电模块191a至191b可设置于导电介面2211至2213及2217至2219上，其中辅助导电模块191a的辅助导电凸块191a1至191a3可对应设置于导电介面2211至2213，且辅助导电模块191b的辅助导电凸块191b1至191b3可对应设置于导电介面2217至2219。同理，可将芯片模组1302a设置于导电介面2224至2226上。辅助导电模块192a可设置于导电介面2221至2223上，且辅助导电模块192b可设置于导电介面2227至2229上。制作芯片模组1301a及1302a的制造工艺，可如图2至图9、图11及图12所示。制作辅助导电模块191a至191b及192a至192b的制造工艺，可如图14至图19所示。

如图24至图25所示，可填充聚合物于重布层2255上以形成封塑层2410，用以包覆芯片模组1301a及1302a，及辅助导电模块191a、191b、192a及192b。然后，封塑层2410可被降低厚度以露出导电层191ac、191bc、192ac及192bc。如图25所示，导电层191ac、191bc、192ac及192bc可分别为辅助导电模块191a、191b、192a及192b的一部分。降低封塑层2410的厚度时，可使用研磨方式。

如图26所示，导电层191ac、191bc、192ac及192bc可被图案化以移除不需要的部分。介电层26p1可形成于已降低厚度的封塑层2410及导电层191ac、191bc、192ac及192bc上。然后，介电层26p1可被图案化以部分露出导电层191ac、191bc、192ac及192bc而形成介面2681至2684。藉由使用适宜波长的光线曝照释放层a22、加热释放层a22或其他适宜的方法，可剥离释放层a22以移除载板t22。如图26所示，多个焊凸块261a至261d及262a至262d可对应设置于导电介面221a至221d及222a至222d。

如图27所示，介电层26p1，封塑层2410及重布层2255可被切割以得到两半导体封装2710及2720，半导体封装2710可包含芯片1301ac，且半导体封装2720可包含芯片1302ac。图22至图27所示的制造工艺中，所制造的半导体封装的数量仅为举例，而非限定本发明的范围，多于二个半导体封装亦可同步制造。图22至图27可为圆片基底的封装内扇出(fan-outinpackage，fip)结构的制造工艺。

由于半导体封装2710及2720中，每个封装可包含至少一扇出型芯片，故半导体封装2710及2720可视为具有封装内扇出结构，此外，每个封装还可包含至少一垂直导电模块(例如辅助导电模块191a至191b及192a至192b)。半导体封装2710及2720可兼有扇出结构、及垂直封装集成功能(例如封装层迭，即pop)。所述的封装内扇出(fip)结构，可用基于圆片或基板的扇出制造工艺予以制造。

图28是实施例中，封装结构2800的示意图。由于半导体封装2710及2720的结构与功能相似，故仅用半导体封装2710为例说明封装结构2800。图28中，芯片模组288可如下述，被组装至半导体封装2710。藉由将芯片模组288的基板288b的一组输入/输出(i/o)介面2881至2882连接到半导体封装2710的介面2681及2682，芯片模组288的基板288b可设置于半导体封装2710。输入/输出介面2881至2882可形成于基板288b上，且芯片288c可设置于基板288b上。如图28所示，多条导线288w可被打线(bond)连接于一组输入/输出介面2883至2884及一组存取接口288c1至288c2之间。模封层288m可藉由填充模封材料而形成，并包覆芯片288c及导线288w。输入/输出介面2881至2882可形成于基板288b的第一面，且输入/输出介面2883至2884可形成基板288b的第二面。输入/输出介面2881至2882可通过电路288bc与输入/输出介面2883至2884互相传输，电路288bc是形成于基板288b内而成为基板288b的一部分。如图28所示，芯片1301ac及芯片288c可通过半导体封装2710互相传输，从而可实现包含导线打线的封装层迭(pop)结构。

位于底部的封装内扇出结构(例如半导体封装2710)可作为封装层迭结构的下层部分，封装层迭结构的上方部分则可相容相异样态的封装。举例来说，上方部分的封装可为具打线导线的球栅阵列(ballgridarray，bga)封装、覆晶芯片级封装(flipchipchipscalepackage，fccsp)或覆晶球栅阵列(flipchipballgridarray，fcbga)封装。

图29是实施例中，封装结构2900的示意图。上封装299中，芯片模组299f可包含具有凸块的芯片，且凸块可用于覆晶制造工艺。凸块299f1至299f6是用于覆晶的应用。

如图28至图29所示，重布层2255可形成于焊凸块261a至261d、及辅助导电模块191a至191b及芯片模组1301a之间，从而提供电路2210c1。芯片模组1301a可为扇出型芯片模组而具有扇出结构。然而，相异于重布层2255是形成于载板t22及释放层a22(如图22至图25所示)，另一实施例中，辅助导电模块191a至191b及芯片模组1301a可直接设置于基板3055(如图30所示)。图30是实施例中，封装结构3700的示意图。基板3055提供的功能可相似于重布层2255，基板3055的两面可具有导电介面，且基板3055内可包含可设计的电路，以提供电连接基板3055的导电介面的路径。

图31至图37是实施例中，制造多个半导体封装4710至4720的制造工艺图。图31中，扇出型芯片模组3901至3902可用相似于图9的制造工艺予以制造，但不设置导电凸块1011b至1013b及1021b至1023b。辅助导电模块40011至40012及40021至40022可用相似于图19的制造工艺予以制造，但不设置柱体(如图19的辅助中介柱1511ip至1513ip及1521ip至1523ip)及凸块(如图19的导电凸块1511b至1513b及1521b至1523b、或图20的导电凸块2511b至2513b及2521b至2523b)。

由于制造工艺步骤相似，图31至图37仅叙述上文未述的制造工艺。如图31所示，辅助导电模块40011至40012及40021至40022及扇出型芯片模组3901至3902可设置于载板t41及粘着层a41上，且辅助导电柱15111p至15113p、15121p至15123p、15211p至15213p及15221p至15223p及导电柱凸块3811至3813及3821至3823可设置于其上。如图32所示，可填充模封材料以形成模封层42m，模封层42m可被降低厚度以露出辅助导电柱15111p至15113p、15121p至15123p、15211p至15213p及15221p至15223p及导电柱凸块3811至3813及3821至3823。

如图33所示，重布层4355可形成于已降低厚度的模封层42m、已露出的辅助导电柱15111p至15113p、15121p至15123p、15211p至15213p及15221p至15223p及已露出的导电柱凸块3811至3813及3821至3823之上。重布层4355可包含介电层43p1至43p3及导电层43r1至43r3，介电层43p1至43p3及导电层43r1至43r3可被形成及图案化，从而产生电路及多个存取介面4311至4314及4321至4324，所产生的电路可用以电连接存取介面4311至4314及4321至4324至已露出的辅助导电柱15111p至15113p、15121p至15123p、15211p至15213p及15221p至15223p及已露出的导电柱凸块3811至3813及3821至3823。

如图34所示，载板t41及粘着层a41可被移除，且粘着层a44及载板t44可被设置于重布层4355之上，从而可产生结构4410。分别属于辅助导电模块40011至40012及40021至40022的导电层40011m、40012m、40021m及40022m可露出。如图35所示，图34的结构4410可被翻转，导电层40011m、40012m、40021m及40022m的至少一者可被图案化，介电层45p1可形成于已图案化的导电层40011m、40012m、40021m及40022m上，介电层45p1可被图案化以部分露出导电层40011m、40012m、40021m及40022m，从而产生多个介面4511至4512及4521至4522。如图36所示，载板t44及粘着层a44可被移除，且多个焊凸块4611至4614及4621至4624可对应设置于存取介面4311至4314及4321至4324。如图37所示，介电层45p1、模封层42m及重布层4355可被切割分开，以产生两个半导体封装4710及4720。由于半导体封装4710及4720的结构相似，下文是以半导体封装4710说明图38至图39的结构。

图38是实施例中，封装结构4800的示意图。芯片模组4810可被组合于半导体封装4710上，其是将芯片模组4810的多个输入/输出介面48101至48102设置于介面4511至4512。芯片模组4810可具有导线打线结构。图39是实施例中，封装结构4900的示意图。同理于图38，在图39中，芯片模组4910可被组合于半导体封装4710上，但芯片模组4910是具有覆晶结构，而非导线打线结构。另一实施例中，可随应用将一组被动元件组合于半导体封装4710上。

图40是实施例中，封装结构5000的示意图。封装结构5000可为面对面(facetoface，f2f)结构。封装结构5000中，芯片模组4910可被组合至半导体封装5010上，其是将芯片模组4910的介面49b1至49b2对应组合到半导体封装5010的存取介面4311至4314。半导体封装5010可相似于图37的半导体封装4710，然而，介电层45p1可被图案化以露出导电层40011m至40012m的相异部分，从而得到图40的介面4511至4514。使用封装结构5000可缩短芯片4910c至半导体封装5010的芯片5010c之间的路径。

图41至图42是两实施例中，两芯片及其辅助导电模块的布局的俯视图。如图41所示，两组辅助导电模块510a及510b可被排列于芯片510cp的两侧，而如图42所示，四组辅助导电模块520a至520d可被排列于芯片520cp的四侧。图中每个小圈是对应于辅助导电模块的辅助导电柱，如图42所示，不同的辅助导电模块中，辅助导电柱的间距、数量及尺寸可为不同。举例而言，相较于辅助导电模块520a，辅助导电模块520b的辅助导电柱的尺寸、数量及间距均较小。

图43是实施例中，制造封装结构的制造工艺示意图。图44是执行图43的制造工艺所产生的结构的俯视图。图43中，多个辅助导电模块43x1至43x3可形成于模块43x上，模块43x可包含多个凹洞43c1至43c2，且模块43x可设置于释放层a43及载板t43上，从而使芯片单元4391及4392可置于凹洞43c1至43c2。多个辅助导电模块(如43x1至43x3)及多个芯片单元(如4391至4392)可同步设置于正确位置。换言之，多个辅助导电模块可于单一组合步骤，即可同时设置于载板，因此，制造产量可得以增加，而制造成本可下降。预先形成的垂直导电模块(如上述的辅助导电模块)可为圆片基底或基板基底。导电凸块可设置于芯片单元上以形成朝上的主动面，从而形成面朝上(faceup)结构。图44中，排成阵列的每个小圈可为辅助导电模块的辅助导电柱的顶端，模块43x的尺寸及形状可相似于载板t43或其他载体，例如圆片。使用图43的制造工艺可更加提升效率。

由于实施例的半导体封装内的辅助导电模块其数量可弹性调整，且辅助导电模块的导电层可随需求被设计及图案化，故设计弹性得以提升。藉由使用预先制造的辅助导电模块，封装结构的设计及制造复杂度皆可下降。辅助导电模块可有效支撑封装结构，故可防止高凸块崩倒导致的良率损失。因为多个芯片可垂直堆迭，可节省印刷电路板上所需的面积。根据实施例，多芯片封装(multi-chippackage，mcp)及系统级封装(systeminpackage，sip)皆可支援，使用基板或圆片皆可执行制造工艺。由于前述的封装内扇出(fip)结构，硅穿孔中介载板(tsvinterposer)已不须使用。封装内扇出结构可将小接脚间距转为较大接脚间距，且使转换后的较大接脚间距可相容于现用的集成电路基板。预先制造的垂直导电模块(如上述的辅助导电模块)可支持封装层迭(pop)结构。使用预先制造的导电模块，优势在于导电柱的尺寸及间距可随需求变化，故可在封装内相容。由于导电模块预先制造之后，可执行目视或电性等测试，将有瑕疵的导电模块先剔除，故封装良率可改善，藉由将测试后品质良好的导电模块用于后续的封装制造工艺，可提高整体良率。藉使用辅助导电模块，可降低成本及制造工艺难度。因此，使用本发明实施例提供的方法及结构，整合多芯片于一封装内的工程问题可被妥适解决。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。