半导体存储器件的制作方法

通过引用将于2016年12月2日提交的题为“Semiconductor Memory Devices”的韩国专利申请No.10-2016-0163764全部合并于此。

技术领域

本文中的一个或多个实施例涉及半导体存储器件。

背景技术：

在具有更大功能和集成度的情况下且在更低的成本下，正在努力使半导体器件更小。增加集成度降低了半导体器件中图案的线宽。这可能会不利地影响性能。

技术实现要素：

根据一个或多个实施例，一种半导体存储器件包括：包含有源区的衬底；在第一方向上延伸跨过所述有源区的字线；在所述字线之间的所述有源区上的位线，所述位线沿与所述第一方向交叉的第二方向延伸；所述位线和所述有源区之间的位线节点接触部；以及在所述有源区的端部上的存储节点接触部，其中所述位线节点接触部或所述存储节点接触部中的一个或多个包括硅锗。

根据一个或多个实施例，一种半导体存储器件包括：包含有源区的衬底；所述衬底中和在第一方向上延伸跨过所述有源区的字线；围绕每个所述字线的侧壁和底表面的第一半导体图案；以及在所述字线之间的所述有源区上的位线，所述位线沿与第一方向交叉的第二方向延伸，其中所述衬底和所述第一半导体图案包括不同的半导体材料。

根据一个或多个实施例，一种存储单元，包括：电容器；以及耦合到所述电容器的PMOS晶体管，其中所述PMOS晶体管包括具有三价杂质材料的源/漏区和由与所述有源区相邻的材料施加压应力的有源区。

附图说明

通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：

图1示出了半导体存储器件的实施例；

图2示出了沿着图1中的线I-I’的截面实施例；

图3示出了沿着图1中的线I-I’的另一截面实施例；

图4示出了沿着图1中的线I-I’的另一截面实施例；

图5A至图10A示出了用于制造半导体存储器件的方法的实施例中的各个阶段；以及

图5B至图10B示出了沿图5A至图10A中的剖面线I-I’的视图。

具体实施方式

图1示出半导体存储器件的实施例；图2示出了沿着图1中的线I-I’截取的横截面图；参考图1和图2，器件隔离层102可以在衬底100中，衬底100例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。

器件隔离层102可以包括绝缘材料(例如氧化硅)，并且可以限定衬底100的有源区AR。有源区AR可以具有在第三(例如Z)方向上伸长的预定(例如，条)形状。有源区AR可以在第三方向上彼此平行。

源/漏区50可以在每个有源区AR中，并且可以具有不同于衬底100的导电性。例如，源/漏区50可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区50可以包括三价杂质元素。源/漏区50可以包括例如硼(B)或铟(In)。

当衬底100是硅基衬底时，衬底100可以包括例如与氧离子不接合的悬挂键合硅原子。晶体管的工作特性可以通过氢退火工艺来稳定，通过氢退火工艺，氢原子与衬底100的悬挂键合硅原子接合。在这种情况下，氢原子可以容易地与硅原子分离，但是硼可以增加硅原子和氢原子之间的结合能。因此，可以改善半导体存储器件中的存储单元(例如，电容器CP)的可变保持时间或电荷保持时间。

由于铟的原子量大于其它三价杂质元素的原子量，因此在一个实施例中，铟可以均匀地分散在源/漏区50中。因此可以实现阈值电压的改善分布，并且可以减少或防止字线WL和电容器CP之间的电子泄漏。

字线WL可以在衬底100中。例如，两个字线WL可以沿与第三方向交叉的第一(例如，X)方向延伸跨过一个有源区AR。字线WL可以具有低于衬底100的顶表面，并且可以包括例如掺杂的多晶硅、金属或金属硅化物的导电材料。

栅电介质层108可以在衬底100与相应字线WL的侧壁之间以及衬底100与相应字线WL的底表面之间。每个栅电介质层108可以包括例如氧化硅层、热氧化物层或高k电介质层。盖图案110可以位于每个字线WL的顶表面和栅电介质层108的顶表面上。盖图案110可以具有与衬底100的顶表面的相同水平处的顶表面，并且可以包括绝缘材料(例如，氧化硅层)。

缓冲层112可以在衬底100的顶表面上，并且可以覆盖盖图案110的顶表面。缓冲层112可以包括一个或多个绝缘层。例如，缓冲层112可以包括氧化硅层、氮化硅层、氮氧化硅层、或者包括其中至少两个的多个绝缘层。

位线节点接触部DCC可以位于延伸跨过有源区AR的两个字线WL之间的一个有源区AR的中心部分上。缓冲层112可以由电连接到两个字线WL之间的有源区AR中的一个源/漏区50的位线节点接触部DCC穿透。位线节点接触部DCC可以具有在衬底100的顶表面和字线WL的顶表面之间的水平处的底表面。位线节点接触部DCC可以包括压缩应变的材料。例如，位线节点接触部DCC可以包括硅锗或硼掺杂硅锗。

位线结构BLS可以在与第一方向和第三方向交叉的第二(例如，Y)方向上延伸。位线结构BLS中的每一个可以在沿第二方向布置的多个位线节点接触部DCC上方延伸。单个位线结构BLS可以电连接到沿第二方向布置的多个位线节点接触部DCC。

位线结构BLS中的每一个可以包括顺序地堆叠在位线节点接触部DCC上的位线BL和绝缘图案120。位线BL可以包括第一导电图案116和第二导电图案118。第一导电图案116可以包括例如掺杂多晶硅。第二导电图案118可以包括例如钨(W)、铝(Al)、铜(Co)、镍(Ni)和钴(Co)中的一种。绝缘图案120可以在第二导电图案118上。绝缘图案120可以包括例如氧化硅层。扩散阻挡层可以在第一导电图案116和第二导电图案118之间。

存储节点接触部BC可以在有源区AR中的相应一个的端部上。存储节点接触部BC可以在每个有源区AR的端部中电连接到源/漏区50。存储节点接触部BC可以具有穿透缓冲层112的下部，并且设置在每个有源区AR中。存储节点接触部BC可以具有比缓冲层112更高的顶表面。存储节点接触部BC可以包括例如硅锗或硼掺杂硅锗。

根据示例性实施例，硅锗用作位线节点接触部DCC和存储节点接触部BC中的压缩应变的材料。硅锗可以在位线节点接触部DCC和存储节点接触部BC下方的有源区AR上施加压应力，并且因此可以给位线节点接触部DCC和存储节点接触部BC之间的沟道提供增强的空穴迁移率。此外，由于硅锗具有低电阻率，所以位线节点接触部DCC和存储节点接触部BC可以具有降低的电阻。因此，PMOS型半导体存储器件可以被赋予改善的电流驱动能力。

间隔物124可以在位线结构BLS的侧壁上，并且可以延伸到位线节点接触部DCC的侧壁上。间隔物124可以包括例如氧化硅层和氮化硅层中的一个或多个。分离图案130可以在字线WL与位线结构BLS之间的空间相交的交叉处。例如，分离图案130可以在缓冲层112上并且在第二方向上彼此相邻的存储节点接触部BC之间。分离图案130可以包括例如SiBCN、SiCN、SiOCN或SiN中的一种。

着陆焊盘LP可以在存储节点接触部BC上，并且可以电连接到存储节点接触部BC。在一个实施例中，多个着陆焊盘LP可以在物理上(或空间上)彼此间隔开。在存储节点接触部BC上，着陆焊盘LP可以填充在第二方向上彼此面对的分离图案130之间的空间。着陆焊盘LP可以相对于存储节点接触部BC的中心沿第一方向移动。这样，着陆焊盘LP可以在其下面的位线结构BLS的顶表面上具有一部分。着陆焊盘LP可以包括顺序地堆叠在存储节点接触部BC上的阻挡层图案134和金属图案136。阻挡层图案134可以包括例如TiN、Ti/TiN、TiSiN、TaN或WN。金属图案136可以包括例如钨(W)。

间隙填充层138可以在多个着陆焊盘LP之间的空间中，并且可以围绕着陆焊盘LP的外侧壁。间隙填充层138可以具有在与着陆焊盘LP的顶表面相同水平处的顶表面。间隙填充层138可以包括例如TEOS(原硅酸四乙酯)层、高密度等离子体(HDP)氧化物层、氧化硅层或氮化硅层。

数据存储构件可以在着陆焊盘LP上，并且可以是例如电容器。电容器可以包括底部电极BE、电介质层和顶部电极。在一个实施例中，可以在第二方向Y上以预定(例如锯齿形)图案提供多个底部电极BE。

图3示出了沿着图1的线I-I’截取的另一横截面图。参考图3，半导体图案SP可以跨过栅电介质层108围绕每个字线WL侧壁和底表面。半导体图案SP可以与栅电介质层108的外侧壁和底表面直接接触。半导体图案SP可以包括例如硅锗层、硅层或III-V族化合物半导体层。位线节点接触部DCC和存储节点接触部BC可以包括例如杂质掺杂多晶硅、硼掺杂硅锗或硅锗。

在一个实施例中，当衬底100是硅衬底时，半导体图案SP可以包括硅锗层或III-V族化合物半导体层。当半导体图案SP包括硅锗层时，半导体图案SP可能由于硅和锗之间的晶格常数差而经历压应力。因此，可以形成具有增强的空穴迁移率的沟道。当半导体图案SP包括III-V族化合物半导体层时，因为III-V族半导体材料展示高电子迁移率特性，可以提高PMOS型半导体存储器件的电流驱动能力。

在一个实施例中，当衬底100是III-V族化合物半导体衬底或硅锗衬底时，半导体图案SP可以包括硅层。当衬底100是硅锗层时，整个衬底可以用作压应力层，以提高沟道的空穴迁移率。结果，可以提高PMOS型半导体存储器件的电流驱动能力。

当衬底100是III-V族半导体衬底时，由于III-V族化合物半导体材料如上所述展示高电子迁移率，所以可以提高PMOS型半导体存储器件的电流驱动能力。当半导体图案SP是硅层时，栅电介质层108的表面可以被硅层围绕，以便改善栅电介质层108和半导体图案SP之间的界面特性。

图4示出了沿图1中的线I-I’截取的横截面图的另一实施例。参考图4，第一半导体图案SP1可以跨过栅电介质层108围绕每个字线WL的侧壁和底表面。第二半导体图案SP2可以围绕第一半导体图案SP1的外侧壁和底表面。换句话说，第一半导体图案SP1可以在第二半导体图案SP2和每个字线WL之间。第一半导体图案SP1可以与栅电介质层108直接接触。第二半导体图案SP2可以与第一半导体图案SP1直接接触。第一半导体图案SP1可以包括硅层。第二半导体图案SP2可以包括III-V族化合物半导体层或硅锗层。在这种情况下，衬底100可以是例如硅衬底。位线节点接触部DCC和存储节点接触部BC可以包括例如杂质掺杂多晶硅、硼掺杂硅锗或硅锗。

图5A至图10A示出了用于制造半导体存储器件的方法的实施例的各个阶段。图5B至10B是沿图5A至10A的线I-I’截取的横截面图。

参考图5A和图5B，器件隔离层102可以形成在衬底100上。器件隔离层102可以例如通过在衬底100中形成沟槽，然后用绝缘材料填充沟槽来形成。衬底100可以是例如体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底，或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。器件隔离层102可以包括例如氧化硅、氮化硅或氮氧化硅。

器件隔离层102可以限定衬底100的有源区AR。有源区AR可以具有在第三(例如Z)方向上伸长的预定(例如，条)形状并且可以彼此平行。

源/漏区50可以形成在有源区AR中。源/漏区50可以例如通过以下来形成：在衬底100上形成离子注入掩模，然后在通过离子注入掩模暴露的有源区AR上执行离子注入工艺。在一个实施例中，可以在没有离子注入掩模的情况下执行离子注入工艺。源/漏区50可以具有掺杂有三价杂质元素的P型电导率。例如，源/漏区50可以包括硼或铟。

沟槽104可以形成在衬底100中。在一个实施例中，两个沟槽104可以在与第三方向交叉的第一(例如，X)方向上延伸跨过单个有源区AR。栅电介质层108可以形成为保形地覆盖每个沟槽104的表面。栅电介质层108可以包括例如氧化硅层、热氧化物层或高k电介质层。

字线WL可以形成在包括形成在其中的栅电介质层108的沟槽104中。字线WL可以通过以下形成：形成金属层以填充沟槽104，然后在金属层的上部上执行蚀刻工艺以便将金属层的部分留在沟槽104的下部上。当金属层被蚀刻时，栅电介质层108可以与金属层一起被部分蚀刻。字线WL可以包括导电材料，例如掺杂多晶硅，金属或金属硅化物。

盖图案110可以形成在字线WL上。盖图案110可以形成为填充沟槽104的上部。盖图案110可以包括例如氧化硅、氮化硅或氮氧化硅。

参考图6A和图6B，缓冲层112可以形成在衬底100上。缓冲层112可以包括一个或多个绝缘层。缓冲层112可以包括例如氧化硅层、氮化硅层，氮氧化硅层或包括其中至少两个的多个绝缘层。

可以在缓冲层112上形成包括开口的掩模图案。掩模图案可以用作蚀刻掩模以对缓冲层112和衬底100进行图案化。图案化工艺可以蚀刻缓冲层112的一部分和衬底100的上部，以在每个有源区AR中形成第一接触孔CH1。在平面图中，第一接触孔CH1可以形成在两个字线WL之间的一个有源区AR的中心部分中。第一接触孔CH1可以暴露形成在每个有源区AR的中心部分中的一个源/漏区50。

位线节点接触部DCC可以形成在第一接触孔CH1中。位线节点接触部DCC可以通过以下来形成：在缓冲层112上形成填充第一接触孔CH1的半导体层，然后在半导体层上执行平坦化处理(例如，CMP或蚀回)，直到暴露缓冲层112的顶表面。例如，半导体层可以在形成半导体层的同时或期间掺杂有杂质以填充第一接触孔CH1。位线节点接触部DCC可以包括例如硅锗或硼掺杂硅锗。

参考图7A和图7B，电极层119可以形成在缓冲层112上。电极层119可以包括顺序地堆叠在缓冲层112上的第一电极层115和第二电极层117。第一电极层115可以包括例如掺杂多晶硅。

第二电极层117可以包括例如钨(W)、铝(Al)、铜(Co)、镍(Ni)或钴(Co)。扩散阻挡层可以在第一电极层115和第二电极层117之间。扩散阻挡层可以包括扩散阻挡层金属，例如TiN、Ti/TiN、TiSiN、TaN或WN。

绝缘图案120可以形成在第二电极层117上。例如，绝缘图案120可以包括氧化硅层或氮氧化硅层。

参考图8A和图8B，位线BL可以形成为在与第一方向和第三方向相交的第二(例如，Y)方向上延伸跨过有源区AR。单个位线BL可以在沿第二方向布置的多个位线节点接触部DCC上方延伸。位线BL可以通过使用绝缘图案120作为蚀刻掩模来顺序地图案化第二电极层117和第一电极层115而形成。每个位线BL可以包括顺序地形成在沿第二方向布置的多个位线节点接触部DCC上的第一导电图案116和第二导电图案118。

在形成位线BL之后，可以执行蚀刻工艺以部分地蚀刻通过位线BL暴露的位线节点接触部DCC。因此，每个位线节点接触部DCC可以具有减小的宽度，其可以与每个位线BL的宽度基本相同。位线节点接触部DCC可以与第一接触孔CH1的侧壁间隔开。在一个实施例中，单个位线结构BLS可以由一个位线BL和一个绝缘图案120形成。

间隔件124可以形成为覆盖位线结构BLS的侧壁和位线节点接触部DCC的侧壁。间隔件124可以通过形成绝缘层来形成，以保形地覆盖缓冲层112的顶表面、位线节点接触部DCC的侧壁、位线BL的侧壁、以及绝缘图案120的侧壁和顶表面。然后可以执行绝缘层上的回蚀工艺以暴露绝缘图案120的顶表面和缓冲层112的顶表面。

间隔物124可以包括例如氧化硅层、氮化硅层和氮氧化硅层中的两个或更多个。

参考图9A和图9B，层间电介质层126可以形成在缓冲层112上。可以通过形成绝缘层以填充位线结构BLS之间的空间并且还覆盖绝缘图案120的顶表面来形成层间电介质层126。然后可以执行绝缘层上的平坦化处理以暴露绝缘图案120的顶表面。层间电介质层126可以包括例如氧化硅层。

可以蚀刻层间电介质层126以去除竖直重叠字线WL的部分。结果，可以在层间电介质层126中形成开口0。开口0可以填充有绝缘材料以形成分离图案130。分离图案130可以由对层间电介质层126具有蚀刻选择性的材料形成。例如，分离图案130可以包括SiBCN层、SiCN层、SiOCN层或SiN层中的一个或多个。

参考图10A和图10B，存储节点接触部BC可以形成在有源区AR的端部。可以通过以下来形成存储节点接触部BC：蚀刻层间电介质层126、缓冲层112的一部分和衬底100的上部，以形成第二接触孔CH2，形成半导体层以填充第二接触孔CH2并且还覆盖分离图案130的顶表面，然后蚀刻半导体层的上部。通过这些处理，存储节点接触部BC可以局部地形成在第二接触孔CH2中。存储节点接触部BC可以具有比分离图案130的顶表面低的顶表面。

半导体层可以在形成半导体层的同时或期间掺杂有杂质以形成存储节点接触部BC。由于第二接触孔CH2的高纵横比，存储节点接触部BC可能具有形成的空隙。在这种情况下，可以进行退火处理以熔化存储节点接触部BC以去除空隙。可以使用激光来进行退火处理。存储节点接触部BC可以包括例如硅锗或硼掺杂硅锗。

阻挡层140和金属层142可以顺序地形成在形成存储节点接触部B C的第二接触孔CH2中。阻挡层140可以保形地覆盖存储节点接触部BC的顶表面，通过存储节点接触部BC暴露的分离图案130的侧壁和分离图案130的顶表面。阻挡层140可以包括例如金属氮化物层，例如TiN、T aN或WN。金属层142可以覆盖阻挡层140的顶表面并且完全填充第二接触孔CH2。金属层142可以包括例如钨(W)。

返回参考图1和图2，着陆焊盘LP可以形成在存储节点接触部BC上。金属层142和阻挡层140可以被图案化以形成彼此电和物理分离的着陆焊盘LP。着陆焊盘LP可以电连接到存储节点接触部BC。每个着陆焊盘LP可以包括阻挡层图案134和金属图案136。

间隙填充层138可以形成为填充着陆焊盘LP之间的空间。间隙填充层138可以具有在与着陆焊盘LP的顶表面基本相同的水平处的顶表面。间隙填充层138可以包括例如TEOS(原硅酸四乙酯)层、高密度等离子体(HDP)氧化物层、氧化硅层或氮化硅层。

数据存储构件可以形成在每个着陆焊盘LP上。数据存储构件可以是例如电容器。数据存储构件的形成可以包括在着陆焊盘LP上形成底部电极BE、电介质层和顶部电极。

根据一个或多个前述实施例，硅锗可以位于电连接到与数据存储构件电连接的位线和/或存储节点接触部的位线节点接触部中。压应力可以施加在位线节点接触部下方的有源区和包括硅锗的存储节点接触部，这可以给形成在位线节点接触部和存储节点接触部之间的沟道提供增强的空穴迁移率。因此，可以使PMOS型半导体存储器件具有改善的电流驱动能力。

根据上述实施例中的一个或多个，半导体图案可以围绕设置在衬底中的每个字线的侧壁和底表面，并且可以具有与衬底的半导体材料不同的半导体材料。当硅锗层位于半导体图案和/或衬底中时，可以实现增强的空穴迁移率。当III-V族半导体材料包含在半导体图案和/或衬底中时，可以实现增强的电子迁移率。因此，PMOS型半导体存储器件可以具有改善的电流驱动能力。

本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此，本领域技术人员将理解，在不脱离权利要求中阐述的实施例的精神和范围的情况下可以进行形式和细节上的各种改变。