半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

由于金属氧化物半导体场效应管(metaloxidesemiconductorfieldeffecttransistor，mosfet)的栅极与漏极之间有很大的重叠区域。以nmosfet为例，当所述栅极施加电压之后，nmosfet中的漏极电势比栅极电势更正向，则在所述重叠区域内由于栅极电压的作用产生空穴，所述空穴将穿过耗尽区向衬底中移动，并形成衬底电流，这个电流通常成为栅极感应漏极泄露(gate-induceddrainleakage，gidl)电流。反之，当栅极施加电压之后，pmosfet中的栅极电势比漏极电势更正向，则在栅极与漏极的重叠区域内由于栅极电压的作用产生电子，电子将穿过耗尽区向衬底中移动形成栅极感应漏极泄露电流。

随着半导体器件尺寸的日益缩小，栅极感应漏极泄露电流引发的众多可靠性问题变得愈加严重。例如：功耗。同时，栅极感应漏极泄露电流对电可擦除只读存储器(electricallyerasableprogrammableread-onlymemory，eeprom)等存储器件的擦写操作也有重要影响。

然而，现有技术形成的半导体器件的栅极感应漏极泄露电流仍较严重。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低半导体器件的栅极感应漏极泄露电流。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构的材料具有第一禁带宽度；在所述鳍部结构的顶部掺入第一掺杂离子，形成改善区，所述改善区的材料具有第二禁带宽度，所述第二禁带宽度大于第一禁带宽度；形成横跨鳍部结构和改善区的栅极结构，所述栅极结构覆盖鳍部结构的部分侧壁、以及改善区的侧壁和顶部表面；在所述栅极结构两侧的改善区内形成源漏掺杂区。

可选的，所述基底上还具有绝缘层；所述鳍部结构的形成方法包括：在所述绝缘层上形成鳍部材料层，所述鳍部材料层上具有图形层，所述图形层暴露出部分鳍部材料层；以所述图形层为掩膜，刻蚀所述鳍部材料层，直至暴露出绝缘层，形成鳍部结构。

可选的，所述鳍部材料层的材料包括：硅锗，所述鳍部材料层中具有锗原子，所述鳍部材料层内锗原子的原子百分比浓度为：15％～55％；所述鳍部材料层的形成工艺为外延生长工艺；所述鳍部材料层的厚度为：10纳米～70纳米。

可选的，第一掺杂离子包括：碳离子。

可选的，所述改善区的形成工艺包括：第一离子注入工艺；当所述第一掺杂离子为碳离子时，所述第一离子注入工艺的参数包括：注入剂量为1.0e12原子数/平方厘米～3.0e15原子数/平方厘米，注入能量为0.5千电子伏～10千电子伏。

可选的，所述鳍部结构包括：位于基底上的第一鳍部层和位于第一鳍部层上的第二鳍部层，所述第一鳍部层内锗原子具有第一原子百分比浓度，所述第二鳍部层内锗原子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度；所述改善区位于第二鳍部层内，所述栅极结构横跨第一鳍部层和改善区，且覆盖改善区的侧壁和顶部表面、以及第一鳍部的部分侧壁，所述源漏掺杂区位于栅极结构两侧的改善区内。

可选的，所述第一鳍部层的材料包括：硅锗，所述第一原子百分比浓度为：15％～55％，所述第二鳍部层的材料包括：硅锗，所述第二原子百分比浓度为：50％～75％。

可选的，所述第二鳍部层的厚度为：1纳米～7纳米。

可选的，所述鳍部结构的形成步骤包括：在所述基底上形成初始鳍部结构；对所述初始鳍部结构进行浓缩处理，形成第一鳍部层和位于第一鳍部层上的第二鳍部层，使第二鳍部层中锗离子浓度大于第一鳍部层中锗离子浓度。

可选的，所述浓缩处理的工艺包括：退火工艺；所述退火工艺的参数包括：温度为450摄氏度～650摄氏度，时间20分钟～240分钟，压强为1托～760托，氧气的质量分数为0.001％～1％。

可选的，所述浓缩处理过程中，还包括：在第一鳍部层和第二鳍部层之间形成氧化层。

可选的，所述氧化层的形成步骤包括：在所述浓缩处理过程中，在所述第一鳍部层和第二鳍部层之间形成过渡层，所述过渡层内硅原子的原子百分比浓度大于第一鳍部层内硅原子的原子百分比浓度；所述过渡层与氧气结合形成所述氧化层；形成所述改善区之后，形成所述栅极结构之前，所述形成方法还包括：去除所述氧化层。

可选的，所述栅极结构包括：覆盖鳍部结构部分侧壁、以及改善区侧壁和顶部表面的栅介质层和位于栅介质层上的栅极层；所述基底包括第一区和第二区；所述第一区用于形成外围区p型鳍式场效应晶体管，所述第二区用于形成核心区p型鳍式场效应晶体管。

可选的，栅介质层的材料包括高k介质材料，k大于3.9；所述第一区栅介质层与基底之间还具有第一界面层；所述第二区栅介质层与基底之间还具有第二界面层；所述第一界面层的材料包括：氧化硅；所述第一界面层的厚度为：10埃～20埃；所述第二界面层的材料包括：氧化硅；所述第二界面层的厚度为：5埃～15埃。

本发明还提供一种半导体结构，包括：基底，所述基底上具有鳍部结构，所述鳍部结构的材料具有第一禁带宽度；位于所述鳍部结构顶部的改善区，所述改善区内具有第一掺杂离子，所述改善区的材料具有第二禁带宽度，所述第二禁带宽度大于第一禁带宽度；横跨所述鳍部结构和改善区的栅极结构，所述栅极结构覆盖鳍部结构的部分侧壁、以及改善区的侧壁和顶部表面；位于所述栅极结构两侧改善区内的源漏掺杂区。

可选的，所述鳍部结构的材料包括硅锗，所述鳍部结构内具有锗离子，所述锗原子的原子百分比浓度为：15％～55％。

可选的，第一掺杂离子包括：碳离子。

可选的，所述栅极结构包括：覆盖鳍部结构部分侧壁、以及改善区侧壁和顶部表面的栅介质层和位于栅介质层上的栅极层；所述基底包括第一区和第二区；所述第一区用于形成外围区p型鳍式场效应晶体管，所述第二区用于形成核心区p型鳍式场效应晶体管。

可选的，所述栅极结构包括：栅介质层的材料包括高k介质材料，k大于3.9；所述第一区栅介质层与基底之间还具有第一界面层；所述第二区栅介质层与基底之间还具有第二界面层；所述第一界面层的材料包括：氧化硅；所述第一界面层的厚度为：10埃～20埃；所述第二界面层的材料包括：氧化硅；所述第二界面层的厚度为：5埃～15埃。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，形成所述栅极结构之前，在所述鳍部结构的顶部掺入第一掺杂离子，形成改善区。所述改善区材料的禁带宽度大于鳍部结构材料的禁带宽度，使得沟道区内的载流子难以隧穿至栅极结构内，使得栅极结构与源漏掺杂区之间的隧穿效应较弱，因此，有利于降低半导体器件的栅极感应漏极泄露电流。

进一步，所述鳍部材料层的材料包括硅锗，采用外延生长工艺形成所述鳍部材料层，使得鳍部材料层具有最大厚度。所述鳍部材料层中锗原子的原子百分比浓度较低，使得鳍部材料层的最大厚度较大，而所述鳍部材料层的最大厚度决定后续形成的鳍部结构的高度，因此，鳍部结构的高度较高。所述鳍部结构的高度较高，使得所述方法形成的栅极结构的沟道区横截面积较大，则沟道区之间的接触电阻较小，有利于提高晶体管的性能。

进一步，所述鳍部结构包括：位于基底上的第一鳍部层和位于第一鳍部层上的第二鳍部层，所述第二鳍部层内的锗原子的原子百分比浓度大于第一鳍部层内锗原子的原子百分比浓度。而晶体管载流子的迁移率与锗原子的原子百分比浓度相关。具体的，锗原子的原子百分比浓度越高，晶体管载流子的迁移率越高。因此，所述第二鳍部层中锗原子的原子百分比浓度较高，使得所形成的晶体管的载流子的迁移率较高，有利于提高晶体管的性能。

附图说明

图1至图2是一种半导体结构的结构示意图；

图3至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，鳍式场效应晶体管的性能较差。

图1至图2是一种半导体结构的结构示意图。

请参考图1和图2，图2是图1沿a-a1线的剖面示意图，基底100，所述基底100上具有鳍部101；位于鳍部101部分侧壁和顶部表面的栅介质层103和位于栅介质层103顶部的栅极层113；分别位于所述栅极层113两侧鳍部101内的源漏掺杂区104(见图2)；位于基底100和源漏掺杂区104上的介质层105，所述介质层105的顶部表面暴露出栅极层113的顶部表面。

上述方法中，为了提高半导体器件沟道区载流子的迁移率，采用硅锗或者锗作为鳍部101的材料，然而，无论是硅锗还是锗，其禁带宽度均小于硅的禁带宽度，使得沟道区的载流子易从沟道区隧穿至栅介质层103内，从而使得栅介质层103和源漏掺杂区104之间的隧穿电流较严重，半导体器件的栅极感应漏极泄露电流较严重。并且，随着半导体器件集成度的不断提高，所述栅介质层103的厚度不断变薄，使得沟道区的载流子更加容易隧穿至栅介质层103内，使得栅介质层103和源漏掺杂区104之间的隧穿电流更加严重，半导体器件的栅极感应漏极泄露电流更加严重。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述基底上具有鳍部结构，所述鳍部结构的材料具有第一禁带宽度；在所述鳍部结构的顶部掺入第一掺杂离子，形成改善区，所述改善区的材料具有第二禁带宽度，所述第二禁带宽度大于第一禁带宽度。所述方法能够降低半导体器件的栅极感应漏极泄露电流。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供基底200，所述基底200上具有鳍部材料层202，所述鳍部材料层202内具有锗原子。

在本实施例中，所述基底200的材料包括：硅。

在本实施例中，所述鳍部材料层202的材料为硅锗，所述鳍部材料层202内还包括硅原子。

所述锗原子用于提高晶体管载流子的迁移率。

所述鳍部材料层202的形成工艺包括外延生长工艺；所述外延生长工艺的参数包括：反应气体包括硅源气体和锗源气体，所述硅源气体包括sih4，所述硅源气体的流量为10标准毫升/分钟～100标准毫升/分钟，所述锗源气体包括geh4，所述锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。

采用外延生长工艺形成所述鳍部材料层202，使得鳍部材料层202具有最大厚度。所述最大厚度与鳍部材料层202中锗原子的原子百分比浓度相关。具体的，所述鳍部材料层202中锗原子的原子百分比浓度越高，所述最大厚度越小。

在本实施例中，所述鳍部材料层202内锗原子的原子百分比浓度为：15％～55％，由于所述鳍部材料层202内锗原子的原子百分比浓度相对较低，因此，采用外延生长工艺形成鳍部材料层202的最大厚度较大，所述鳍部材料层202的最大厚度决定鳍部材料层202的厚度，因此，所述鳍部材料层202的厚度较厚。

在本实施例中，所述鳍部材料层202的厚度为：10纳米～70纳米，所述鳍部材料层202的厚度决定后续形成的鳍部的高度。

另外，所述鳍部材料层202内锗原子的原子百分比浓度不至于过低，即：所述鳍部材料层202内锗原子的原子百分比浓度相对较高，使得所形成的p型鳍式场效应晶体管的沟道内载流子的迁移率较高，有利于提高p型鳍式场效应晶体管的电学性能。

在本实施例中，所述基底200和鳍部材料层202之间还具有绝缘层201。

所述绝缘层201的材料包括氧化硅。所述绝缘层201用于实现后续形成的鳍部与基底200之间的电隔离。

在本实施例中，所述基底200包括第一区a和第二区b，所述第一区a用于形成外围区p型鳍式场效应晶体管，所述第二区b用于形成核心区p型鳍式场效应晶体管。

在其他实施例中，所述基底仅包括第一区，所述第一区用于形成外围区p型鳍式场效应晶体管；或者，所述第一区用于形成核心区p型鳍式场效应晶体管。

请参考图4，在所述鳍部材料层202表面形成缓冲层203；形成所述缓冲层203之后，进行第二离子注入工艺。

所述缓冲膜203的材料包括：氧化硅，所述缓冲膜203的形成工艺包括：化学气相沉积工艺。

所述缓冲膜203的作用包括：一方面，所述缓冲膜203用于作为后续形成的图形膜与鳍部材料层202之间的缓冲层；另一方面，所述缓冲膜203用于作为后续形成图形层的停止层。

所述第二离子注入工艺的参数包括：注入离子包括锗离子，注入剂量为1.0e13atm/cm²～1.0e15atm/cm²，注入能量为0.1千电子伏～2千电子伏。

所述第二离子注入用于降低鳍部材料层202材料的禁带宽度，使得后续形成的源漏掺杂区与第一界面层、以及源漏掺杂区与第二界面层界面处的势垒高度均较高，则沟道区的载流子难以由沟道区跃迁至栅极层内，因此，有利于降低后续形成的源漏掺杂区与栅介质层之间的隧穿效应，降低半导体器件的栅极感应漏极泄露电流。

请参考图5，所述第二离子注入工艺之后，在所述缓冲膜203上形成图形膜204。

所述图形膜204的材料包括：无定形碳，所述图形膜204的形成工艺包括：沉积工艺。

所述图形膜204用于后续形成图形层。

所述图形膜204上具有第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分图形膜204的顶部表面。

所述第一掩膜层的材料包括：氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于后续形成图形层的掩膜。

请参考图6，以所述第一掩膜层为掩膜，刻蚀所述图形膜204(见图5)，直至暴露出缓冲膜203(见图5)，形成图形层206；以所述图形层206和第一掩膜层为掩膜，刻蚀所述缓冲膜203，直至暴露出鳍部材料层202，形成缓冲层205；形成所述缓冲层205之后，去除第一掩膜层。

以所述第一掩膜层为掩膜，刻蚀所述图形膜204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

以所述图形层206和第一掩膜层为掩膜，刻蚀所述缓冲膜203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述图形层206和缓冲层205作为后续形成鳍部的掩膜层。

去除第一掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图7，以所述图形层206和缓冲层205为掩膜，刻蚀所述鳍部材料层202(如图6所示)，直至暴露出绝缘层201，形初始成鳍部结构207；形成所述初始鳍部结构207之后，去除所述图形层206(如图6所示)。

以所述图形层206和缓冲层205为掩膜，刻蚀所述鳍部材料层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述初始鳍部结构207的高度是由鳍部材料层202(见图3)的厚度所决定，因此，所述初始鳍部结构207的高度为：10纳米～70纳米，所述初始鳍部结构207的高度较高，使得所述方法形成的晶体管的沟道区的横截面积较大，有利于降低晶体管的电阻。

去除所述图形层206的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。

所述初始鳍部结构207的材料包括硅锗，所述鳍部结构207内具有锗原子和硅原子，所述初始鳍部结构207内锗原子的原子百分比浓度为：15％～55％。

在本实施例中，所述初始鳍部结构207用于后续形成鳍部结构，具体请参考图8。

请参考图8，对所述初始鳍部结构207进行浓缩处理，形成鳍部结构(图中未示出)。

在本实施例中，对所述初始鳍部结构207进行浓缩处理，形成鳍部结构(图中未示出)。在其他实施例中，不对初始鳍部207进行浓缩处理，所述初始鳍部即为鳍部结构。

在本实施例中，所述鳍部结构包括：位于基底200上的第一鳍部层227和位于第一鳍部层227上的第二鳍部层(图中未示出)，所述第一鳍部层227内锗原子具有第一原子百分比浓度，所述第二鳍部层内锗原子具有第二原子百分比浓度，所述第二原子百分比浓度大于第一原子百分比浓度；所述浓缩处理之后，在所述第二鳍部层内掺入第一掺杂离子，形成改善区280，所述改善区280材料的禁带宽度小于鳍部材料的禁带宽度。

对所述初始鳍部结构207进行浓缩处理之前，所述形成方法还包括：去除缓冲层205。

去除缓冲层205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，所述初始鳍部结构207的材料为硅锗，所述浓缩处理的工艺包括：退火工艺；所述退火工艺的参数包括：温度为450摄氏度～650摄氏度，时间20分钟～240分钟，压强为1托～760托，氧气的质量分数为0.001％～1％。

在所述浓缩处理过程中，还包括：在所述第一鳍部层227和第二鳍部层之间形成氧化层(图中未示出)。

采用所述浓缩处理形成第一鳍部层227、第二鳍部层和氧化层的原理包括：在所述退火工艺过程中，所述初始鳍部结构207中的硅原子向初始鳍部结构207的顶部表面发射，形成呈富含硅原子状态的过渡层。相应的，所述初始鳍部结构207中的硅原子向鳍部结构207的顶部表面发射，使得位于所述过渡层底部初始鳍部结构207内的硅原子的原子百分比浓度减少，则过渡层底部初始鳍部结构207内锗原子的原子百分比浓度提高，即在过渡层底部形成第二鳍部层。然而，所述过渡层在所述浓缩处理过程中与氧气反应形成氧化层。

所述氧化层211的材料包括：氧化硅。所述第一鳍部层227的材料包括硅锗，所述第一鳍部层227内锗原子具有第一原子百分比浓度，所述第一原子百分比浓度为：15％～55％，所述第二鳍部层内锗离子具有第二原子百分比浓度，所述第二原子百分比浓度为：50％～75％。

在本实施例中，所述第二鳍部层全部被掺入第一掺杂离子，形成改善区280。

在其他实施例中，部分第二鳍部层内掺入第一掺杂离子，形成改善区；或者，全部第二鳍部层以及第二鳍部层底部部分第一鳍部层均被掺入第一掺杂离子，形成掺杂区。

在本实施例中，所述改善区280的形成工艺包括：第一离子注入工艺。

在本实施例中，所述第一离子注入工艺的参数包括：注入离子包括碳离子，注入剂量为1.0e12原子数/平方厘米～3.0e15原子数/平方厘米，注入能量为0.5千电子伏～10千电子伏。

所述改善区280材料的禁带宽度大于鳍部227材料的禁带宽度，使得沟道区的载流子难以隧穿至栅极结构内，因此，有利于降低栅极结构与源漏掺杂区重叠区域的隧穿效应，降低半导体器件的栅极感应漏极泄露电流，提高半导体器件的性能。

请参考图9，形成所述改善区280之后，去除所述氧化层211(见图8)。

去除所述氧化层211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图10，去除所述氧化层211(见图8)之后，对所述改善区280的侧壁和顶部表面、以及第一鳍部层227的侧壁进行氧化处理，形成第一界面膜212。

所述第一界面膜212的材料包括：氧化硅，所述第一界面膜212的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺的参数包括：温度为900摄氏度～1100摄氏度，压力为0.1毫米汞柱～100毫米汞柱，h2的体积流量为0.2标准升/分钟～20标准升/分钟，o2的体积流量为5标准升/分钟～100标准升/分钟，时间为5秒～300秒。

所述第一界面膜212的厚度为：10埃～20埃。

在本实施例中，所述第一区a用于形成外围区p型鳍式场效应晶体管，所述第一界面膜212的厚度较厚，有利于提高第一区a器件的性能，因此，位于第一区a的第一界面膜212作为第一区a器件的栅介质层；所述第二区b用于形成核心区p型鳍式场效应晶体管，所述第一界面膜212的厚度较厚，不利于提高第一区a器件的性能，因此，位于第二区b的第一界面膜212作为第二区b器件的伪栅介质层。

请参考图11和图12，图12是图11沿c-c1线的剖面示意图，在所述第一界面膜212表面形成伪栅极层213；在所述伪栅极层213两侧的改善区280内形成源漏掺杂区250；在所述绝缘层201和源漏掺杂区250上形成介质层214，所述介质层214覆盖伪栅极层213和第一界面膜212的侧壁，且所述介质层214暴露出伪栅极层213的顶部表面。

所述伪栅极层213的形成步骤包括：在所述第一界面膜212和绝缘层201上形成伪栅极膜，所述伪栅极膜上具有第二掩膜层(图中未示出)，所述第二掩膜层暴露出第一界面膜212上的伪栅极膜的表面；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜，直至暴露出第一界面膜212，形成所述伪栅极层213。

所述伪栅极膜的材料包括：硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺。

所述第二掩膜层的材料包括：氮化硅，所述第二掩膜层作为形成伪栅极层213的掩膜。

在本实施例中，所述源漏掺杂区250的形成步骤包括：在所述伪栅极层213两侧的改善区280和第一鳍部层227内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入掺杂离子，形成所述源漏掺杂区250。

在其他实施例中，所述源漏开口仅位于改善区内，因此，所述源漏掺杂区仅位于改善区内。

所述源漏开口的形成步骤包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。

所述外延层的材料与掺杂离子与晶体管的类型密切相关。在本实施例中，晶体管为pmos晶体管，因此，所述外延层的材料包括：硅或者硅锗，掺杂离子的类型为p型离子，如：硼离子。所述外延层的形成工艺包括：外延生长工艺。

所述介质层214的形成步骤包括：在所述绝缘层201上、第一界面膜212的侧壁、以及伪栅极层213的侧壁和顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层213的顶部表面，形成所述介质层214。

所述介质膜的材料包括：氧化硅，所述介质膜的形成工艺包括：化学气相沉积工艺。

平坦化所述介质膜的工艺包括：化学机械研磨工艺。

所述介质层214用于实现半导体不同期间之间的电隔离。

请参考图13，去除所述伪栅极层213(如图11所示)，在介质层214内形成伪栅开口215。

需要说明的是，图13与图11的剖面方向一致。

去除所述伪栅极层213的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述伪栅开口215用于后续容纳栅介质层以及位于栅介质层的栅极层。

请参考图14，在第一区a所述伪栅开口215(见图12)内形成光刻胶216；以所述光刻胶216为掩膜，去除第二区b的第一界面膜212(见图12)，在所述第一区a第一鳍部层227的部分侧壁、以及第一区a改善区280的侧壁和顶部形成第一界面层222(见图11)。

所述光刻胶216用于保护第一区a的第一界面膜212。

去除第二区b的第一界面膜212的意义在于：所述第二区b用于形成核心区p型鳍式场效应晶体管，所述第一界面膜212的厚度较厚，不利于提高第二区b器件的性能，去除第二区b的第一界面膜212，有利于后续形成适合第二区b器件要求的第二界面层。

请参考图15，去除第二区b的第一界面膜212之后，对所述第二区b的第一鳍部层227的部分侧壁、以及第二区b改善区280的侧壁和顶部表面进行氧化以形成第二界面层217。

所述第二界面层217的材料包括：氧化硅，所述第二界面层217的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。

所述第二界面层217用于改善位于第二区b的鳍部227与后续形成的栅介质层的界面态。所述第二界面层217的厚度为：5埃～15埃，所述第二界面层217的厚度较薄，因此，有利于提高第二区b器件的性能。

请参考图16和图17，图17是图16沿g-g1线的剖面示意图，在所述伪栅开口215(见图12)内的第一界面层222和第二界面层217上形成栅介质层218；在所述栅介质层218上形成栅极层219。

形成所述栅介质层218之前，还包括：去除光刻胶216(如图13所示)。

去除所述光刻胶216的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺。

所述栅介质层218和栅极层219的形成步骤包括：在所述伪栅开口215内和介质层214上形成栅介质膜；在所述栅介质膜上形成栅极膜；平坦化所述栅极膜和栅介质膜，直至暴露出介质层214的顶部表面，形成栅介质层218和位于栅介质层218上的栅极层219。

所述栅介质膜为高k介质材料，所述k值范围：k大于3.9。在本实施例中，所述栅介质膜的材料为氧化铪，相应的，栅介质层218的材料为氧化铪。

在其他实施例中，所述栅介质膜的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝，相应的，栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述栅极膜的材料为金属，如：钨、铝、铜、钛、银、金、铅或者镍。相应的，所述栅极层219的材料包括：钨、铝、铜、钛、银、金、铅或者镍。

所述第二界面层217与源漏掺杂区250具有重叠区域11，所述源漏掺杂区250与第二界面层217的界面处为改善区280，所述改善区280内具有第一掺杂离子，所述改善区280材料的禁带宽度大于第一鳍部层227材料的禁带宽度，使得沟道区载流子难以隧穿至栅介质层层218内，因此，有利于降低第二界面层217与源漏掺杂区250之间的隧穿效应较弱，降低第二区b半导体器件的栅极感应漏极泄露电流。同样的，所述源漏掺杂区250与第一界面层222界面处为改善区280，所述改善区280内具有第一掺杂离子，所述改善区280材料的禁带宽度小于第一鳍部层227材料的禁带宽度，因此，有利于降低第一区a半导体器件的栅极感应漏极泄露电流。

相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图16和图17，包括：基底200，所述基底200上具有鳍部结构，所述鳍部结构的材料具有第一禁带宽度；位于所述鳍部结构顶部的改善区280，所述改善区280的材料具有第二禁带宽度，所述第二禁带宽度大于第一禁带宽度；横跨所述鳍部结构和改善区280的栅极结构，所述栅极结构覆盖鳍部结构的部分侧壁、以及改善区280的侧壁和顶部表面；位于所述栅极结构两侧改善区280内的源漏掺杂区250(见图17)。

所述鳍部结构的材料包括硅锗，所述鳍部结构内具有锗离子，所述锗原子的原子百分比浓度为：15％～55％。

第一掺杂离子包括：碳离子。

所述栅极结构包括：覆盖鳍部结构部分侧壁、以及改善区280侧壁和顶部表面的栅介质层218和位于栅介质层218上的栅极层219；所述基底200包括第一区a和第二区b；所述第一区a用于形成外围区p型鳍式场效应晶体管，所述第二区b用于形成核心区p型鳍式场效应晶体管。

所述栅介质层218的材料包括高k介质材料，k大于3.9；所述第一区a栅介质层218与基底200之间还具有第一界面层222；所述第二区b栅介质层218与基底200之间还具有第二界面层217；所述第一界面层222的材料包括：氧化硅；所述第一界面层222的厚度为：10埃～20埃；所述第二界面层217的材料包括：氧化硅；所述第二界面层217的厚度为：5埃～15埃。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。