本发明涉及半导体制造领域，特别涉及一种闪存器件及其制造方法。
背景技术：
闪存是一种非易失性存储器，具有断电后仍能保持存储的数据不丢失的特性。图1是现有技术中闪存器件的阵列电路的示意图。图1是由四个MOS器件、一列位线b和四行字线W，分别用W1，W2，W3，W4表示构成的阵列电路示意图。矩形虚线框部分T构成了闪存器件的一个基本单元。图2是单个闪存器件的截面结构示意图，图3是闪存器件的阵列单元的另一截面结构示意图。如图1至3所示，现有技术的闪存器件包括形成在衬底10中的源极20和漏极30、形成在衬底10表面之上的处于源极20和漏极30之间的栅极结构，其中所述栅极结构从下至上依次包括层叠的隧穿氧化层40、浮栅层50、绝缘介质层60和控制栅层70。多个单元器件采用浅沟槽80隔离工艺。上述的闪存器件其为电压控制型半导体器件，通过电压的变化来改变浮栅层50的电荷存储情况。
闪存器件的写入数据过程即是向浮栅层50注入电子的过程，控制栅层70和漏极30接高电位，同时使源极20和衬底10接低电位，漏极30的高电位把电子从源极20吸向漏极30，该过程中电子被加速，轰击沟道中的原子产生大量的电子空穴对，产生的电子受垂直方向上的电场作用获得足够的能量后，穿越隧穿氧化层40注入到浮栅层50之中，完成了数据的写入。
闪存器件的擦除过程即将浮栅层70中电子释放的过程，控制栅层70上加负高压，源极20上加正高压，从而源极20和浮栅层50之间的隧穿氧化层40上形成了从源极20到栅极方向的强电场，由于这个隧穿氧化层40很薄，10nm左右，电子会获得足够的能量穿越隧穿氧化层40产生量子隧道效应，完成擦除的操作。
为了提高闪存器件的擦写速度，即加快电子穿过隧氧化层40的速度。现有技术中，通过减薄隧氧化层40的厚度，可以加快电子穿过隧氧化层40的速度，但会导致闪存器件保存数据的能力降低，为保证其可靠性，必须保证一定的隧氧化层40厚度。
技术实现要素：
本发明所要解决的技术问题是，克服以上不足，提供了一种闪存器件及其制造方法，以提高闪存器件的擦写速度。
为了解决上述技术问题，本发明提供一种闪存器件，包括形成在衬底中的源极和漏极、形成在衬底表面之上的处于源极和漏极之间的栅极结构，所述栅极结构从下至上依次包括层叠的隧穿氧化层、浮栅层、绝缘介质层和控制栅层，其中所述浮栅层刻蚀形成有凹槽，所述绝缘介质层形成在设置有凹槽的浮栅层的表面之上。
进一步的，本发明提供的闪存器件，所述绝缘介质层为ONO结构，从下至上依次包括层叠的第一氧化物层、氮化物层和第二氧化物层。
进一步的，本发明提供的闪存器件，所述闪存器件为NOR型闪存器件。
进一步的，本发明提供的闪存器件，所述第一氧化物层、第二氧化物层均为氧化硅或者氮氧化硅。
进一步的，本发明提供的闪存器件，所述氮化物层均为氮化硅。
与现有技术相比，本发明提供的闪存器件，由于在浮栅层形成有凹槽，因而在生长绝缘介质层时通过浮栅层的凹槽表面，从而在凹槽的底部及两侧侧壁形成了绝缘介质层，由此可知，两侧侧壁形成的绝缘绝缘层在不改变绝缘介质层的厚度的情况下，增大了绝缘介质层的面积，从而增大了绝缘介质层与浮栅层的接触面积，因此增大了控制栅层与浮栅层之间的耦合电容，在耦合电容增大时，浮栅层的电压得到提高，从而提高了耦合效率，提高了闪存器件的擦写速度。由于本发明不改变绝缘介质层的厚度，无需减薄绝缘介质层的厚度，从而提高了闪存器件的可靠性和稳定性。
为了解决上述技术问题，本发明还提供一种闪存器件的制造方法，包括以下步骤：
步骤S1，在衬底中形成源极和漏极；
步骤S2，在衬底表面之上、且处于源极和漏极之间形成隧穿氧化层；
步骤S3，在隧穿氧化层之上形成浮栅层；
步骤S4，在浮栅层设置光罩，通过曝光的方式在浮栅层的上表面向下刻蚀以形成凹槽；
步骤S5，去除光罩，以在形成有凹槽的浮栅层表面形成绝缘介质层；
步骤S6，在绝缘介质层之上形成控制栅层。
进一步的，本发明提供的闪存器件的制造方法，在所述步骤S4中，所述光罩为光刻胶，通过负胶的方式曝光，利用干法刻蚀在浮栅层的上表面向下刻蚀以形成凹槽。
进一步的，本发明提供的闪存器件的制造方法，形成在浮栅层上的凹槽为沉槽，以使形成在浮栅层上的凹槽的深度小于浮栅层的高度。
进一步的，本发明提供的闪存器件的制造方法，形成在浮栅层上的凹槽的深度等于浮栅层的高度的一半。
进一步的，本发明提供的闪存器件的制造方法，形成在浮栅层的凹槽的数量为一个以上。
与现有技术相比，本发明提供的闪存器件及其制造方法，通过在浮栅层上形成的凹槽，从而在形成绝缘介质层时，通过设置有凹槽的浮栅层的表面，从而改变了绝缘介质层的生长路径，增加了绝缘介质层在凹槽的两侧侧壁部分的面积，从而在不改变绝缘介质层的厚度的情况下增大了绝缘介质层的面积，进而增大了绝缘介质层与浮栅层之间的接触面积，以增大控制栅层与浮栅层之间的耦合电容，从而增大了浮栅层的电压，则提高了闪存器件的耦合效率，提高了闪存器件的擦写速度。本发明由于不需要减薄隧穿氧化层的厚度就可以提高器件的擦写速度，因此闪存器件的可靠性不受影响，具有提高闪存器件稳定性和可靠性的效果。本发明能够避免通过提高控制栅层电压的方式提高闪存器件的擦写速度的方法中，造成闪存器件功耗增大的不利影响，具有降低闪存器件功耗的效果。
附图说明
图1是现有技术中闪存器件的阵列电路的示意图；
图2是闪存器件的单个基本单元的截面结构示意图；
图3是闪存器件的阵列单元的另一截面结构示意图；
图4是闪存器件的耦合电容的电路原理示意图；
图5是本发明一实施例的闪存器件单个基本单元的截面结构示意图；
图6是本发明一实施例的闪存器件的陈列单元的另一截面结构示意图；
图7是本发明一实施例中闪存器件的制造方法中在浮栅层设置光罩及刻蚀凹槽的结构示意图；
图8是本发明一实施例中在浮栅层上刻蚀形成凹槽的结构示意图；
图9是本发明一实施例中在设置有凹槽的浮栅层形成绝缘介质层的结构示意图；
图10是本发明一实施例的闪存器件的结构示意图；
图11是绝缘介质层的结构示意图；
图12是闪存器件的制造方法的流程图。
具体实施方式
下面结合附图对本发明作详细描述：
为了提高闪存器件的擦写速度，本发明采用提高闪存器件的耦合效率的方法，图4是闪存器件的耦合电容的电路原理示意图。请参考图4，其中VCG为控制栅层107的控制栅电压，CG为控制栅的英文缩写，VFG为浮栅层105的浮栅电压，FG为浮栅的英文缩写，C2为控制栅层107与浮栅层105之间绝缘介质层106产生的耦合电容，C1为浮栅层105与衬底101之间的隧穿氧化层104产生的耦合电容，衬底101与地GND相接。根据串联电容的分压公式VFG＝VCG[C2/(C1+C2)]可知，控制栅层107与浮栅层105之间的耦合电容C2越大，浮栅层105上的浮栅分压VFG越大，耦合效率越高，则闪存器件的擦写速度越快。根据串联电容的分压公式可知，通过提高控制栅层107的电压VCG，可以提高浮栅层105的电压VCG，则可提高耦合效果，从而提高闪存器件的擦写速度，但此种方法，由于控制栅层107的电压VCG的提高，从而导致闪存器件的输入电压提高，从而导致提高了闪存器件的功耗，降低了闪存器件的使用寿命。
实施例一
图5是本发明一实施例的闪存器件单个基本单元的截面结构示意图；图8是本发明一实施例中在浮栅层上刻蚀形成凹槽的结构示意图；图9是本发明一实施例中在设置有凹槽的浮栅层形成绝缘介质层的结构示意图；图10是本发明一实施例的闪存器件的结构示意图；图5是本发明一实施例的闪存器件单个基本单元的截面结构示意图。请参考图5、图8、图9、图10，本实施例一提供的一种闪存器件，包括形成在衬底101中的源极102和漏极103、形成在衬底101表面上的处于源极102和漏极103之间的栅极结构，所述栅极结构从下至上依次包括层叠的隧穿氧化层104、浮栅层105、绝缘介质层106和控制栅层107，其中所述浮栅层105刻蚀形成有凹槽1051，所述绝缘介质层106形成在设置有凹槽1051的浮栅层106的表面之上。本实施例一由于在浮栅层105形成有凹槽1051，因而在生长绝缘介质层106时通过浮栅层105的凹槽1051表面，从而在凹槽1051的底部及两侧侧壁形成了绝缘介质层106，由此可知，两侧侧壁形成的绝缘绝缘层106在不改变绝缘介质层的厚度的情况下，增大了绝缘介质层106的面积，从而增大了绝缘介质层106与浮栅层105的接触面积，因此增大了控制栅层107与浮栅层105之间的耦合电容C2，根据上述电容串联分压公式可知，在耦合电容C2增大时，浮栅层105的电压VCG得到提高，从而提高了耦合效率，提高了闪存器件的擦写速度。
作为较佳的实施方式，本实施例一提供的闪存器件为NOR型闪存器件。本实施例一中的绝缘介质层106可以为单层结构或者ONO多层结构。图11是绝缘介质层的结构示意图。请参考图11，本实施例一的绝缘介质层106为ONO多层结构时，其从下至上依次包括层叠的由氧化硅或者氮氧化硅材料制作的第一氧化物层1061、由氮化硅材料制作的氮化物层1062和由氧化硅或者氮氧化硅材料制作的第二氧化物层1063。当然，ONO结构也可以用其它常用的材料制作。
实施例二
图5是本发明闪存器件单个基本单元的截面结构示意图；图6是本发明闪存器件的陈列单元的另一截面结构示意图；图7是本发明闪存器件的制造方法中在浮栅层设置光罩及刻蚀凹槽的结构示意图；图8是本发明在浮栅层上刻蚀形成凹槽的结构示意图；图9是本发明在设置有凹槽的浮栅层形成绝缘介质层的结构示意图；图10是本发明闪存器件的结构示意图；图12是闪存器件的制造方法的流程图，请参考图12，并结合图5至10，本实施例二提供一种实施例一的闪存器件的制造方法，包括以下步骤：
步骤S1，在衬底101中形成源极102和漏极103；
步骤S2，在衬底101表面之上、且处于源极102和漏极103之间形成隧穿氧化层104；
步骤S3，在隧穿氧化层104之上形成浮栅层105；
步骤S4，在浮栅层105设置光罩109，通过曝光的方式在浮栅层105的上表面向下刻蚀以形成凹槽1051；形成在浮栅层105上的凹槽1051为沉槽，以使形成在浮栅层105上的凹槽1051的深度小于浮栅层105的高度；
步骤S5，去除光罩109，以在形成有凹槽1051的浮栅层105表面形成绝缘介质层106，以增大绝缘介质层106的面积，以及增大绝缘介质层106与浮栅层105的接触面积，从而增大控制栅层107与浮栅层105之间的耦合电容，以提高闪存器件的耦合效率，提高了闪存器件的擦写速度；
步骤S6，在绝缘介质层106之上形成控制栅层107。
请参考图7，本实施例二提供的闪存器件的制造方法，在步骤S4中，所述光罩109为光刻胶，通过负胶的方式曝光，利用干法刻蚀在浮栅层105的上表面向下刻蚀以形成凹槽1051。凹槽1051为沉槽，是指从浮栅层105的上表面向下刻蚀未贯穿浮栅层105，即未刻蚀到浮栅层105的底部，并且未触及到隧穿氧化层104。形成在浮栅层105上的凹槽1051的深度等于浮栅层105的高度的一半，即凹槽1051的深度等于1/2倍的浮栅层105的高度。当然凹槽1051的深度也可以根据需要设置为1/3至2/3倍的浮栅层105的高度，以根据不同工艺尺寸规格的匹配闪存器件等半导体器件的耦合效率，提高闪存器件的擦写速度。
请参考图6，本实施例一和实施例二中，由于闪存器件的浮栅层105的宽度L1大于存储阵列的有源区(Cell Active Area，CAA)的关键尺寸(Critical Dimension，CD)L2，即相邻两个浅沟槽之间的关键尺寸为L2，因此，可以采用CAA光罩，通过负胶的方式曝光，以在浮栅层105上刻蚀形成凹槽1051。
本实施例一和实施例二通过在浮栅层105上形成的凹槽1051，从而在形成绝缘介质层106时，通过设置有凹槽1051的浮栅层105的表面，从而改变了绝缘介质层106的生长路径，增加了绝缘介质层106在凹槽1051的两侧侧壁部分的面积，从而在不改变绝缘介质层106的厚度的情况下增大了绝缘介质层106的面积，进而增大了绝缘介质层106与浮栅层105之间的接触面积，以增大控制栅层107与浮栅层105之间的耦合电容，从而增大了浮栅层105的电压VFG，则提高了闪存器件的耦合效率，提高了闪存器件的擦写速度。本实施例一和实施例二中由于不需要减薄隧穿氧化层104的厚度就可以提高器件的擦写速度，因此闪存器件的可靠性不受影响，具有提高闪存器件稳定性和可靠性的效果。本实施例一和实施例二能够避免通过提高控制栅层107电压的方式提高闪存器件的擦写速度的方法中，造成闪存器件功耗增大的不利影响，具有降低闪存器件功耗的效果。
本实施例一和实施例二还具有以下其它技术效果。
一、器件整体结构变化不大，制造工艺简单易于实现。
二、对其余层次基本不造成影响，实验设计可以单独进行。
三、所做的工艺调整仅需要增加的光罩，图形设计简单。
本发明不限于上述具体实施方式，凡在本发明的精神和范围内作出的各种变化和修饰，均在本发明的保护范围之内。