实施例涉及集成电路，特别地涉及电阻器的制造，特别是可变电阻器。
背景技术：
图1和图2示出了在集成电路中制作的电阻器的示例，图2示出了大体上在平面II-II中的图1的俯视图，而图1示出了通过在平面I-I中的图2的横截面图。
在该示例中，电阻器被形成在三阱类型的半导体阱PW中，即阱PW通过隔离层NISO和隔离区域NW与半导体衬底PSUB隔离。
电阻器的两个端子P1、P2由被定位在阱PW的表面上(即，与所述阱的正面齐平)的高度掺杂P+接触区形成。接触区通过绝缘浅沟槽隔离件STI的常规手段而彼此电隔离。为了清楚起见，特意未在图2中示出覆盖阱PW的大部分表面的浅沟槽隔离件STI。
因此，例如当跨端子P1和端子P2施加电压时可以流过电流的电阻区域由具有给定电阻率(特别地取决于注入的掺杂剂的密度)的形成阱PW的材料形成，其中阱PW的区域电连接端子P1和端子P2。形成电阻区域的阱PW的区域特别地被定位在浅沟槽隔离件STI和掩埋层NISO之间。
图3示出了集成电路的电阻器的另一示例，其中两个端子P1和P2通过导电迹线PCR电连接。这种类型的实施例通常被形成在衬底或半导体阱的表面上，或者实际上被形成在集成电路的互连层级中。
导电迹线PCR由具有根据需要选择的电阻率的导体(例如硅化N+多晶硅、N+多晶硅、P+多晶硅、P+硅或金属)制成。
具有给定电阻率的导电迹线PCR还形成电阻区域，例如当跨端子P1和端子P2施加电压时电流可以流过该电阻区域。
在这两个示例电阻器中，电阻器的电阻R可以由近似值R＝ρ*L/S表示，其中ρ是电阻区域的材料的电阻率，L是电阻区域的长度(即，为了在端子P1和端子P2之间达到而在电阻区域中行进的距离)，S是电阻区域的横截面的面积。
如图3所示，配置金属迹线PCR使其具有弯曲的形状，即所谓的“蛇形”，允许增加电阻区域的长度L，同时限制在两个端子P1和P2之间占有的衬底面积。在各种实施例之间，可以通过改变长度L来修改电阻器的电阻R。
然而，在上述示例类型的实施例中，难以控制电阻区域的横截面的面积S，例如由于导电迹线PCR的生产上的约束，或者，如图2所示，因为由于通常通过光刻或注入对限定所述电阻区域的边缘的区域NW的形成上的约束，电阻区域的横截面的“宽度”D不是非常可控的并且不能被显著降低。
此外，期望使集成电路的部件在衬底或半导体阱中及在衬底或半导体阱上占用的空间最小化。
技术实现要素：
根据实施例，有利地提出了引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。
因此，根据一个方面，提供了一种集成电路，该集成电路包括：半导体衬底和具有第一导电类型的半导体阱，该具有第一导电类型的半导体阱通过隔离区域与衬底的其余部分电隔离；上部沟槽隔离件，从阱的正面延伸到距阱的底部一定距离的深度；以及与阱电绝缘的至少两个附加隔离区。所述至少两个附加隔离区在阱的内部以第一方向例如纵向方向并且从阱的正面到阱的底部垂直地延伸。该集成电路还包括由所述至少两个附加隔离区、上部沟槽隔离件和隔离区域界定的至少一个经包围的电阻区域，并且包括至少两个接触区，该至少两个接触区被定位成与阱的正面齐平并且被电耦合到所述至少一个经包围的电阻区域。
特别是由附加隔离区界定的电阻区域具有比常规实施例中窄得多的面积的横截面。具体地，该电阻区域由定位在阱中的附加隔离区所包围，并且不延伸贯穿阱。这允许集成电路的电阻器的电阻增加，同时使其尺寸最小化。
所述经包围的电阻区域可以通过所述至少两个附加隔离区中的两个附加隔离区在与第一方向正交的第二方向上例如横向地来界定，并且一方面通过上部沟槽隔离件且另一方面通过隔离区域垂直地来界定。
例如，隔离区域可以包括：具有第二导电类型的掩埋半导体层，其限定所述阱的底部；以及至少一个具有第二导电类型的半导体区域，其限定从阱的正面到阱的底部的所述阱的至少一个边缘。这对应于三阱类型的实施例。
例如，上部沟槽隔离件是浅沟槽隔离件，即，其深度在200nm与400nm之间的、填充有绝缘体的沟槽。浅沟槽隔离件是集成电路的常规元件，并且这里的浅沟槽隔离件允许在没有制造步骤方面的成本的情况下通过阱的底部垂直地界定经包围的电阻区域的面积。
所述至少两个接触区例如包括具有第一导电类型的高度掺杂的半导体体积。
根据一个实施例，所述附加隔离区均包括沟槽，该沟槽的端部到达阱的底部。
附加隔离区可以均包括沟槽和具有第二导电类型的注入区域，该注入区域在阱中被定位于沟槽的端部和阱的底部之间。
所述沟槽可以填充有绝缘体，或者可以填充有导体，在这种情况下，所述附加隔离区包括：绝缘衬垫，其至少覆盖所述沟槽的壁的邻接于阱的那部分；以及接触件，其在所述沟槽的与阱的正面齐平的那部分上。
根据一个实施例，所述附加隔离区适于被偏置以便在所述阱中的所述沟槽的壁附近形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。
这使得可以减小经包围的电阻区域的横截面的电有效面积，并且从而通过偏置附加隔离区而可控地增加电阻。
根据一个实施例，隔离区域适于被偏置以便在阱中的隔离区域的边缘附近、并且适当时在所述注入区域附近形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。
根据一个实施例，阱包括多个经包围的电阻区域，该多个经包围的电阻区域平行并且相互电耦合以便形成弯曲的电阻路径。
平行的电阻区域可以例如沿与第一方向正交的第二方向并排布置，并且沿第一方向交替地电耦合到它们的端部中的每个端部上，以便形成弯曲的电阻路径。
沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过互连而电耦合，该互连越过被定位在所述两个相继的经包围的电阻区域之间的附加隔离区。
沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过阱的电阻区域而电耦合，该阱的电阻区域被定位在附加隔离区的沿第一方向的端部处，并且被定位在所述两个相继的经包围的电阻区域。
沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过导体和互连而电耦合，该导体填充被定位在所述两个相继的经包围的电阻区域之间的附加隔离区的沟槽，该互连将填充所述沟槽的导体一方面电连接到所述两个经包围的电阻区域中的一个经包围的电阻区域、另一方面电连接到所述两个经包围的电阻区域中的另一个经包围的电阻区域。
根据本申请的实施例，提供一种集成电路，其特征在于，包括：半导体衬底；具有第一导电类型的半导体阱，通过隔离区域与所述半导体衬底电隔离；上部沟槽隔离件，从所述半导体阱的正表面延伸到距离所述半导体阱的底部一定距离的深度；至少两个附加隔离区，与所述半导体阱电绝缘，并且在所述半导体阱的内部沿第一方向延伸，并且从所述阱的所述正表面垂直延伸到所述阱的所述底部；至少一个经包围的电阻区域，由所述至少两个附加隔离区、所述上部沟槽隔离件和所述隔离区域界定；以及至少两个接触区，被定位成与所述半导体阱的所述正表面齐平，并且被电耦合到所述至少一个经包围的电阻区域。
在一个实施例中，所述至少一个经包围的电阻区域通过所述至少两个附加隔离区中的两个附加隔离区、沿与所述第一方向正交的第二方向被界定，并且通过所述上部沟槽隔离件和所述隔离区域被垂直界定。
在一个实施例中，所述隔离区域包括：具有第二导电类型的掩埋半导体层，其限定所述半导体阱的所述底部，以及具有所述第二导电类型的至少一个半导体区域，其限定从所述半导体阱的所述正表面到所述半导体阱的所述底部的所述半导体阱的至少一个边缘。
在一个实施例中，所述上部沟槽隔离件是浅沟槽隔离件。
在一个实施例中，所述至少两个接触区均包括具有所述第一导电类型的高度掺杂的半导体体积。
在一个实施例中，所述附加隔离区均包括沟槽，所述沟槽具有到达所述半导体阱的所述底部的端部。
在一个实施例中，所述沟槽填充有绝缘体。
在一个实施例中，所述沟槽填充有导体，所述至少两个附加隔离区还包括：绝缘衬垫，至少覆盖所述沟槽的壁的邻接于所述半导体阱的部分，以及接触件，在所述沟槽的与所述半导体阱的所述正表面齐平的部分上。
在一个实施例中，所述至少两个附加隔离区被配置为被偏置以便在所述半导体阱中沿所述沟槽的壁形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。
在一个实施例中，所述半导体阱包括多个经包围的电阻区域，所述多个经包围的电阻区域彼此平行地延伸并且被相互串联地电耦合到彼此以形成弯曲的电阻路径；以及所述多个经包围的电阻区域中的两个经包围的电阻区域通过所述导体被相互串联地电耦合到彼此，所述导体填充被定位在所述两个经包围的电阻区域之间的所述附加隔离区的所述沟槽，所述两个相继的经包围的导体区域分别通过被定位在所述沟槽的所述端部处的互连而被电耦合到所述导体。
在一个实施例中，所述至少两个附加隔离区中的每个附加隔离区包括：沟槽；以及具有所述第二导电类型的注入区域，其中所述注入区域被定位在所述半导体肼中的所述沟槽的端部和所述半导体阱的所述底部之间。
在一个实施例中，所述沟槽填充有绝缘体。
在一个实施例中，所述沟槽填充有导体，所述至少两个附加隔离区还包括：绝缘衬垫，至少覆盖所述沟槽的壁的邻接于所述半导体阱的部分，以及接触件，在所述沟槽的与所述半导体阱的所述正表面齐平的部分上。
在一个实施例中，所述至少两个附加隔离区被配置为被偏置以便在所述半导体阱中沿所述沟槽的壁形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。
在一个实施例中，所述半导体阱包括多个经包围的电阻区域，所述多个经包围的电阻区域彼此平行地延伸并且被相互串联地电耦合到彼此以形成弯曲的电阻路径；以及所述多个经包围的电阻区域中的两个经包围的电阻区域通过所述导体被相互串联地电耦合到彼此，所述导体填充被定位在所述两个经包围的电阻区域之间的所述附加隔离区的所述沟槽，所述两个相继的经包围的导体区域分别通过被定位在所述沟槽的所述端部处的互连而被电耦合到所述导体。
在一个实施例中，所述隔离区域被配置为被偏置，以便在所述半导体阱中沿所述隔离区域的边缘、以及沿所述注入区域形成空间电荷区，空间电荷区更窄地界定所述至少一个经包围的电阻区域。
在一个实施例中，所述隔离区域被配置为被偏置以便在所述半导体阱中沿所述隔离区域的边缘形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。
在一个实施例中，所述半导体阱包括多个经包围的电阻区域，所述多个经包围的电阻区域彼此平行地延伸并且被相互串联地电耦合到彼此以形成弯曲的电阻路径。
在一个实施例中，所述多个经包围的电阻区域中的所述串联的两个相继的经包围的电阻区域通过互连而被电耦合，所述互连越过被定位在所述两个相继的经包围的电阻区域之间的附加隔离区。
在一个实施例中，所述多个经包围的电阻区域中的所述串联的两个相继的经包围的电阻区域通过所述阱的电阻区域而被电耦合，其中所述阱的电阻区域被定位在所述附加隔离区的端部处并且被定位在所述两个相继的经包围的电阻区域之间。
根据本申请的实施例，还提供一种集成电路，其特征在于，包括：半导体阱，在沿第一方向延伸的第一和第二相对端部上由第一隔离区域和第二隔离区域来界定，并且在沿与所述第一方向正交的第二方向延伸的第三和第四相对侧上由第三隔离区域和第四隔离区域来界定；第一掺杂区域，在所述半导体阱中；第二掺杂区域，在所述半导体阱中与所述第一掺杂区域间隔开；所述半导体阱的经包围的电阻区域，在所述第一掺杂区域和所述第二掺杂区域之间延伸；以及其中所述第三隔离区域和所述第四隔离区域均包括沟槽、在邻近所述半导体阱的所述沟槽的壁上的绝缘衬垫、以及填充所述沟槽的导电材料，所述导电材料被配置为被偏置以便在所述半导体阱中形成空间电荷区，所述空间电荷区限制承载电荷的所述经包围的电阻区域的横截面积。
在一个实施例中，所述半导体阱掺杂有第一导电类型的掺杂剂，并且所述第一隔离区域和所述第二隔离区域掺杂有第二导电类型的掺杂剂。
在一个实施例中，集成电路还包括浅沟槽隔离件，所述浅沟槽隔离件界定所述半导体阱的所述经包围的电阻区域的顶部。
在一个实施例中，所述半导体阱掺杂有第一导电类型的掺杂剂，并且所述第三隔离区域和所述第四隔离区域中的每个隔离区域还包括在每个所述沟槽的底部处的第二导电类型的掺杂区域。
在一个实施例中，所述半导体阱掺杂有第一导电类型的掺杂剂，并且还包括界定所述半导体阱的底部的第二导电类型的掩埋半导体层，其中所述掩埋半导体层被配置为被偏置以便在所述半导体阱中形成另一空间电荷区，所述另一空间电荷区限制承载电荷的所述经包围的电阻区域的所述横截面积。
在一个实施例中，所述第一隔离区域和所述第二隔离区域被掺杂所述第二导电类型的掺杂剂，并且所述第一隔离区域和所述第二隔离区域与所述掩埋半导体层接触。
在一个实施例中，通过所述第一隔离区域和所述第二隔离区域来使所述掩埋半导体层偏置。
在一个实施例中，所述半导体阱沿弯曲的路径在所述第一和第二相对端部之间延伸。
根据本申请的方案，通过引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。
附图说明
通过研究实施例的完全非限制性详细描述和附图，本实用新型的其他优点和特征将变得显而易见，其中：
上述图1至图3示出了集成电路电阻器的常规实施例的示例；以及
图4至图6示出了集成电路电阻器的一个示例实施例；
图7和图8示出了其中长度不取决于阱的尺寸的变型；
图9至图11示出了具有弯曲的电阻路径的实施例的示例。
具体实施方式
图4、图5和图6示出了包括经包围的电阻区域的集成电路的一个实施例的一个示例，该经包围的电阻区域被包括于在阱中形成的电阻区域中。
图4示出了在平面IV-IV中的图5和图6的俯视图，图5示出了通过在平面V-V中的图4和图6的横截面图，以及图6示出了通过在平面VI-VI中的图4和图5的横截面图。为了清楚起见，特意未在图4中示出覆盖阱PW的大部分表面的浅沟槽隔离件STI。
半导体阱PW(例如是p型的)被形成在集成电路IC的半导体衬底PSUB中。阱PW可以具有与衬底PSUB相同的导电类型，在这种情况下，结构采用三阱的形式，即，阱PW通过由阱NW和区域NISO形成的隔离区域而与衬底PSUB的其余部分隔离。阱PW可以具有与衬底相反的导电类型，在这种情况下，其采用单一阱的形式，该单一阱通过诸如p-n结的隔离区域而与衬底的其余部分隔离。
例如，三阱的隔离区域可以包括具有与衬底相反的导电类型的掩埋层NISO和具有与衬底相反的导电类型的半导体区域NW，所述半导体区域NW被注入并且从阱的正面延伸到掩埋层。
在图4至图6的示例中，在p型三阱PW中制作电阻器RES，该p型三阱PW通过n型掩埋层NISO和n型半导体区域NW而与衬底PSUB的其余部分隔离。
所示的半导体区域NW与图1中的区域NW的不同之处在于，如下面所详述的那样，它们合适地延伸直到半导体衬底的正面，以使得可以在其上形成电接触件，以便对其施加偏置。
电阻器RES的两个端子P1、P2被形成为与阱的正面齐平，例如通过注入两个高度掺杂(即掺杂成使得它们的掺杂浓度在5×1018atoms/cm3与5×1020atoms/cm3之间)的p型区域(P+区域)，这两个高度掺杂的p型区域形成与阱PW的有源区域的接触区。
端子P1、端子P2通过未深入延伸到阱PW中的上部沟槽隔离件而彼此隔离，例如借助于常规的浅沟槽隔离件，该沟槽隔离件已经被给出参考标记STI。
每个端子P1、P2被电耦合到所谓的阱PW的电阻区域，该区域旨在例如当跨两个端子P1、P2施加电压时，在两个端子P1、P2之间传递电流I。
从电阻器RES的一个端子到另一个端子，电阻区域形成被称为电阻路径的通道，并且该通道的横截面的面积和长度以及阱PW的材料的电阻率表征电阻器RES的电阻R。
如上所述，电阻器RES的电阻R可以由近似值R＝ρ*L/S表示，其中ρ是所述区域的电阻率，L是将一个端子连接到另一个端子的通道的长度，以及S是所述通道的横截面的面积。
特别地，阱的材料的电阻率取决于注入的掺杂剂的浓度和类型。
此外，在该示例中，集成电路包括两个附加隔离区TISO1、TISO2，这两个附加隔离区TISO1、TISO2在第一方向Y上纵向延伸并且从阱PW的正面垂直延伸到阱PW的底部。
所述两个附加隔离区TISO1、TISO2均包括填充有诸如金属或掺杂多晶硅的导体的沟槽T1、T2，沟槽T1、T2的底部延伸直到阱PW的底部。
填充所述沟槽T1、T2的导体通过绝缘衬垫OX而与阱PW电绝缘，该绝缘衬垫OX至少覆盖所述沟槽T1、T2的壁的与所述阱PW邻接的那部分(即，形成在阱PW中的沟槽T1、T2的部分的壁)。
电阻器RES的两个端子P1、P2被定位在所述两个附加隔离区TISO1、TISO2之间，并且附加隔离区TISO1、TISO2横向地界定电阻区域的宽度d。
此外，电阻区域的高度h一方面由上部沟槽隔离件STI、另一方面由掩埋层NISO(即，阱PW的底部)来垂直地界定。
根据一个有利的实施例，在例如在衬底的另一区域中制造晶体管TA的垂直掩埋栅极的步骤中，制造附加隔离区TISO1、TISO2。例如，如图5的左侧部分所示，晶体管TA可以是非易失性存储器的存储器单元NVM的存取晶体管，该非易失性存储器位于在同一衬底PSUB中形成的另一阱NVMPW中。
垂直栅极存取晶体管TA包括源极区域NISO、漏极区域DTA和垂直栅极GTA，其例如通过在沟槽中沉积诸如金属或掺杂多晶硅的导体而形成，所述导体通过栅极氧化物层GOX而与阱NVMPW绝缘。
用于制造这种垂直栅极GTA的技术是已知的并且通常用于本技术领域。因此，由于在制作垂直栅极GTA的同时有利地制造附加隔离区，因此不会在工艺流程中引入附加步骤。
图5所示的垂直栅极GTA包括n型注入区域NIMP，以便将起到源极区域作用的掩埋层NISO“连接”到栅极GTA的一个边缘。
其原因在于容纳垂直栅极GTA的沟槽的蚀刻不一定令人满意地到达掩埋层NISO。然而在图5中，在与容纳垂直栅极GTA的沟槽相同的步骤中蚀刻的沟槽T1和沟槽T2到达阱PW的底部(即掩埋层NISO)。特别地，这是因为常规蚀刻工艺在上部沟槽隔离件STI中比在半导体阱PW和NVMPW中更有效。
然而，注入区域NIMP仍然被形成在沟槽T1、T2的底部，因为在用于制造容纳存取晶体管TA的垂直栅极GTA的沟槽的工艺中已经为此做出了设置。
该实施例不限于非易失性存储器技术，而限于针对垂直栅极类型结构进行设置的任何技术，例如高电压技术、逻辑电路技术或者甚至放大技术。这些技术中的每种技术都受到其特定的以及与根据本文所述实施例的电阻器RES的制作兼容的约束，该约束诸如掺杂浓度和部件尺寸。
此外，用于蚀刻和填充沟槽T1、T2的技术允许平行的附加隔离区被制作成彼此靠近，例如间隔开约一百纳米。
因此，两个附加隔离区TISO1和TISO2横向地界定了电阻区域的非常窄的区域，其被称为经包围的电阻区域RP。
这允许减小电阻区域的横截面的面积并因此增大电阻器RES的电阻R，而无需增大由此在阱的正面上占用的面积。
此外，接触区C1、C2允许将偏置施加到被沉积在所述沟槽T1、T2中的导体，该接触区C1、C2形成在沟槽T1、T2的定位成与阱PW的正面齐平的那部分上。
适合于经包围的电阻区域RP的半导体的导电类型的偏置允许产生空间电荷区ZCE1、ZCE2，所述空间电荷区在相应的附加隔离区TISO1、TISO2的壁附近的经包围的电阻区域RP中延伸。
例如，适合于在p型阱中产生空间电荷区的偏置是正偏置，并且适合于在n型阱中产生空间电荷区的偏置是负偏置。
由于空间电荷区是不导电的，电流可以流过的经包围的电阻区域的横截面的面积减小，并且电阻器RES的电阻R增大。
换句话说，向附加隔离区TISO1、TIOS2施加适当的电势，允许人为地减小经包围的电阻区域RP的宽度d，并且增大电阻器RES的电阻R。
此外，例如借助于被制作成与半导体区域NW上的正面齐平的接触区域对隔离区域(NISO，NW)的适当偏置还允许在所述隔离区域(NISO，NW)附近产生空间电荷区ZCE3。
同样，空间电荷区ZCE3允许减小电阻区域的通道的横截面的面积，并且因此增大电阻器RES的电阻R。特别地，被定位在层NISO附近的阱底部的空间电荷区ZCE3人为地减小了经包围的电阻区域RP的横截面的高度h。
因此，通过向填充有与阱绝缘的导体的附加隔离区施加偏置和/或向三阱PW的隔离区域(NISO，NW)施加偏置，使得电阻器RES的电阻R是可控的。
集成电路的控制装置可以控制至所述隔离区域和区的较高或较低(绝对值)电势的施加，以便修改电阻器RES的电阻R。
在上述图4至图6中，通过半导体区域NW，位于阱PW中的经包围的电阻区域沿Y方向与衬底PSUB的其余部分隔开。
这将长度L(电阻器RES的电阻R取决于该长度L)约束为阱PW的尺寸(沿Y方向)。然而，期望能够独立于阱PW的尺寸设置该长度。
图7和图8示出了其中长度L不取决于阱的尺寸的变型，集成电路包括在垂直于第一方向Y的第二方向X上延伸的两个附加隔离区TISO3和TISO4。
附加隔离区TISO3和TISO4还从阱的正面垂直延伸直到阱的底部。
这些附加隔离区TISO3和TISO4允许电阻区域被纵向(沿Y方向)界定，并且允许电阻区域与阱PW的其余部分隔离。
因此，可以更自由地设定长度L的尺寸，并且电阻器RES被放置在阱PW中的各种位置，而不会产生泄漏电流的问题。
图8示出了类似于图7所示结构的结构，但是其中附加隔离区TISO4被制作在半导体区域NW中，而附加隔离区TISO3未被制作在半导体区域NW中。
这一方面允许在纵向方向上节省空间，另一方面，当使隔离区域TISO1和TISO2偏置时，通过将附加隔离区TISO4电耦合到区域NW，例如经由位于所述区域NW中的附加隔离区TISO4中的绝缘衬垫的缺少，允许区域NW和掩埋层NISO被直接偏置。
图9至图11示出了其中电阻路径具有弯曲的、或锯齿状的、或蛇形形状的实施例的示例，即，该路径形成多个连续的“半圈”环，以便使其端部之间的距离最大化，同时使所占用的空间最小化。
在这些实施例中，阱包括平行的并且相互电耦合以便形成弯曲的电阻路径的多个经包围的电阻区域RP、RP1至RPn。
经包围的电阻区域RP、RP1至RPn沿X方向并排布置，并且(考虑沿Y方向)在其端部中的每个端部上交替地电耦合到下一经包围的电阻区域，以便形成弯曲的电阻路径。
图9示出了其中电阻路径具有弯曲的形状的示例实施例。
在该示例中，以与上面参考图4至图6所描述的经包围的电阻区域RP被界定的方式相类似的方式，由两个附加隔离区TISO在横向上界定经包围的电阻区域RPn。
然而，经包围的电阻区域可以一方面由附加隔离区、另一方面由三阱的隔离区域特别是半导体区域NW来在横向上界定，例如作为位于图9的右侧最远的经包围的电阻区域RPn。
换句话说，经包围的电阻区域RPn可以由两个附加隔离区在横向上界定，或者一方面由附加隔离区、另一方面由隔离区域(NW)来在横向上界定。
此外，附加隔离区域TISO2有利地是两个连续的经包围的电阻区域RP1、RP2所共用的。
互连CNX电连接两个连续的经包围的电阻区域RP，例如借助于越过位于所述区域之间的附加隔离区TISO的导电迹线PM。
电阻区域通过被定位成与阱PW的正面齐平的过掺杂p+接触区域PC而电连接到金属迹线PM，连接到导电迹线PM的互连过孔VM被电连接到该接触区域PC。
互连过孔VM和导电迹线PM例如被定位在集成电路的第一互连层级中。
该构造允许根据紧凑且简单的实施例增加电阻路径的长度L。
该构造还使得可以利用通过向附加隔离区域施加电势来制作可变电阻器的能力。
图10示出了另一示例实施例，其中多个平行的经包围的电阻区域相互电耦合以便形成弯曲的电阻路径。
在该示例中，仅第一个附加隔离区和最后一个附加隔离区到达两个所述半导体区域NW。其他附加隔离区对它们来说具有交错结构，交替地在纵向到达半导体区域NW中的一个半导体区域NW之前在纵向上停止。
因此，相继的、平行的经包围的电阻区域RP通过阱的电阻区域VIR而电耦合，该电阻区域VIR被定位在附加隔离区的相继端部处并且被定位在相继的经包围的电阻区域RP之间。
阱的电阻区域VIR被定位在阱PW中，并且由附加隔离区TISO的纵向端部以及由隔离区域的具有第二导电类型的半导体区域NW来在横向上界定。
因此，所有电阻路径都被定位在阱PW中。
然而，参考图7和图8所描述的结构，包括沿第二方向X延伸以便纵向界定电阻区域的附加隔离区，适用于参考图9和图10描述的实施例。
此外，允许产生弯曲的电阻路径的各种附加隔离区可以填充有绝缘体或导体。在导体的情况下，允许电阻器RES的电阻R被修改的电势在所有附加隔离区域中可以是相同的，也可以是不同的。
在该示例中，附加隔离区填充有导体。因此，为了允许将偏置施加到这些区域，导电偏置迹线PMP和偏置过孔VMP将所述附加隔离区连接在一起。在图10的表示中，附加隔离区以两组的方式连接在一起，每组包括相应一排交错的附加隔离区。
图11示出了另一个实施例，其中附加隔离区填充有导体，并且其中弯曲的电阻路径穿过阱的经包围的电阻区域RP并且穿过沉积在附加隔离区TISO的沟槽T1、T2中的导体。
具体地，互连CNX将每个附加隔离区TISO电连接到紧邻的经包围的电阻区域RP。
互连CNX例如包括互连过孔VM、金属迹线PM、被定位在经包围的电阻区域CLR1中的接触区域PC，以及被定位在沉积于沟槽T1、T2中的导体上的接触件。
换句话说，两个相继的经包围的电阻区域RP通过导体而电耦合，该导体填充位于所述两个相继的经包围的电阻区域RP之间的附加隔离区TISO的沟槽T1、T2。
这使得可以增加电阻路径的长度而不增加由阱的正面占用的面积。
此外，本实用新型不限于这些实施例，而是包括任何变型；例如，每个实施例的各种特征可以在一个实施例中组合在一起；或者，此外，半导体及其导电类型，阱的性质和上述技术上下文已经通过示例给出，本实用新型适用于任何类型的集成电路。