半导体封装结构的制作方法

本发明涉及一种半导体封装结构，尤其涉及一种具有堆迭式晶片的半导体封装结构。

背景技术：

在目前四方扁平式封装结构(quadflatpackage，qfp)的架构下，仅仅是承载二个晶片就足以造成打线上的困难。详细来说，导线架上承载相互堆迭的第一晶片与第二晶片，其中第一晶片与第二晶片的接地接垫皆分别会透过导线而直接连接至导线架的外引脚或晶片座。由于堆迭式的两晶片连接接地接垫的导线需要连接至外引脚或晶片座，距离较远且打线长度较长，因此容易有影响信号效能、导线塌陷或与相邻的其他导线群交错而产生短路问题，而此举除了有打线复杂度无法有效解决外，也会降低产品的良率进而影响可靠度。

技术实现要素：

本发明是针对一种半导体封装结构，可有效地缩短连接接地接垫的导线长度，进而可降低打线复杂度。

根据本发明的实施例，半导体封装结构包括导线架、第一晶片、重配置线路层、第二晶片、金属结构层、至少一第一导线、至少一第二导线以及至少一第三导线。导线架包括晶片座以及环绕晶片座且彼此电性绝缘的多个外引脚。第一晶片配置于晶片座上且包括至少一第一接地接垫以及至少一第一信号接垫。重配置线路层配置于第一晶片上且包括第一绝缘层、线路层以及第二绝缘层。第一绝缘层具有至少一第一接触窗以及至少一第二接触窗。第一接触窗暴露出第一接地接垫，而第二接触窗暴露出部分第一信号接垫。线路层配置于第一绝缘层上且透过第一接触窗与第一接地接垫电性连接，而透过第二接触窗与第一信号接垫电性连接。第二绝缘层配置于线路层上且具有至少一第一开口、至少一第二开口以及至少一第三开口。第二开口对应第一接地接垫设置，而第三开口对应第一信号接垫设置。第一开口、第二开口与第三开口分别暴露出部分线路层。第二晶片配置于第二绝缘层上且暴露出第一开口。第二晶片包括至少一第二接地接垫以及至少一第二信号接垫。金属结构层配置于重配置线路层与第二晶片之间且透过线路层与第一接地接垫电性连接。第一导线从第二接地接垫连接至金属结构层，以使第二接地接垫电性连接至金属结构层。第二导线从第二信号接垫连接至线路层，以使第二信号接垫电性连接至第一信号接垫。第三导线从金属结构层连接至晶片座，以使第一接地接垫电性连接至晶片座。

根据本发明的实施例，半导体封装结构包括导线架、第一晶片、重配置线路层、第二晶片、图案化金属层、至少一第一导线、至少一第二导线以及至少一第三导线。导线架包括晶片座以及环绕晶片座且彼此电性绝缘的多个外引脚。第一晶片配置于晶片座上且包括至少一第一接地接垫以及至少一第一信号接垫。重配置线路层配置于第一晶片上，且包括第一绝缘层、线路层以及第二绝缘层。第一绝缘层具有至少一第一接触窗以及至少一第二接触窗。第一接触窗暴露出第一接地接垫，第二接触窗暴露出部分第一信号接垫。线路层配置于第一绝缘层上且透过第一接触窗与第一接地接垫电性连接，而透过第二接触窗与第一信号接垫电性连接。第二绝缘层配置于线路层上且具有至少一第一开口，而第一开口暴露出部分线路层。第二晶片配置于第二绝缘层上且暴露出第一开口。第二晶片包括至少一第二接地接垫以及至少一第二信号接垫。图案化金属层配置于第二晶片上，且至少暴露出第二信号接垫，其中图案化金属层与第二接地接垫电性连接。第一导线从晶片座连接至图案化金属层，以使第二接地接垫电性连接至晶片座。第二导线从线路层连接至第二信号接垫，以使第二信号接垫电性连接至第一信号接垫。第三导线从线路层连接至图案化金属层，以使第一晶片的第一接地接垫电性连接至图案化金属层。

基于上述，在本发明的半导体封装结构的设计中，第二晶片的第二接地接垫是透过第一导线电性连接至金属结构层，而第一晶片的第一接地接垫是透过第三导线从金属结构层连接至晶片座而电性连接至晶片座。相较于习知堆迭式的两晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本发明的半导体封装结构透过金属结构层的设计，可有效地降低连接接地接垫的导线长度，进而可降低打线复杂度，且可提升产品的良率及可靠度。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1a绘示为本发明的一实施例的一种半导体封装结构的局部立体示意图；

图1b绘示为图1a的半导体封装结构的一剖面示意图；

图1c绘示为图1a的半导体封装结构的另一剖面示意图；

图1d绘示为图1a的半导体封装结构的又一剖面示意图；

图2a绘示为本发明的另一实施例的一种半导体封装结构的一剖面示意图；

图2b绘示为图2a的半导体封装结构的另一剖面示意图；

图2c绘示为图2a的半导体封装结构的又一剖面示意图。

附图标号说明

100、200：半导体封装结构；

110、210：导线架；

112、212：晶片座；

112a：晶片接合部；

112b：周围部；

114、214：外引脚；

120、220：第一晶片；

122、222：第一接地接垫；

124、224：第一电源接垫；

126、226：第一信号接垫；

130、230：重配置线路层；

132、232：第一绝缘层；

132a、232a：第一接触窗；

132b、232b：第二接触窗；

132c、232c：第三接触窗；

134、234：线路层；

136、236：第二绝缘层；

136a、236a：第一开口；

136b、236b：第二开口；

136c、236c：第三开口；

136d、236d：第四开口；

140、240：第二晶片；

142、242：第二接地接垫；

144、244：第二电源接垫；

146、246：第二信号接垫；

150：金属结构层；

152、250：图案化金属层；

154：金属柱；

154a：第一金属柱；

154b：第二金属柱；

161、261：第一导线；

163、263：第二导线；

165、265：第三导线；

167、267：第四导线；

169、269：第五导线；

170、270：保护层；

172、272：第一保护开口；

174、274：第二保护开口；

176、276：第二保护开口；

241：主动表面；

h1：第一垂直高度；

h2：第二垂直高度。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

图1a绘示为本发明的一实施例的一种半导体封装结构的局部立体示意图。图1b绘示为图1a的半导体封装结构的一剖面示意图。图1c绘示为图1a的半导体封装结构的另一剖面示意图。图1d绘示为图1a的半导体封装结构的又一剖面示意图。

请先同时参考图1a以及图1b，在本实施例中，半导体封装结构100包括导线架110、第一晶片120、重配置线路层130、第二晶片140、金属结构层150、至少一第一导线161、至少一第二导线163(示于图1d)以及至少一第三导线165。

详细来说，导线架110包括晶片座112以及环绕晶片座112且彼此电性绝缘的多个外引脚114。如图1a所示，晶片座112包括晶片接合部112a与周围部112b，其中周围部112b连接且围绕晶片接合部112a，而外引脚114彼此分离、不连接周围部112b且沿着周围部112b的周围分散配置。

第一晶片120配置于晶片座112上且包括至少一第一接地接垫122(示于图1a与图1b)、至少一第一电源接垫124(示于图1a与图1c)以及至少一第一信号接垫126(示于图1d)。具体化来说，第一晶片120是位于晶片座112的晶片接合部112a上。

请参考图1b，重配置线路层130配置于第一晶片120上，且包括第一绝缘层132、线路层134以及第二绝缘层136。第一绝缘层132具有暴露出第一接地接垫122的至少一第一接触窗132a、暴露出第一信号接垫126的至少一第二接触窗132b(示于图1d)以及暴露出第一电源接垫124的第三接触窗136c(示于图1c)。如图1b所示，线路层134配置于第一绝缘层132上，且线路层134透过第一接触窗132a与第一接地接垫122电性连接。如图1d所示，线路层134透过第二接触窗132b与第一信号接垫126电性连接。相同的，如图1c所示，线路层134透过第三接触窗132c与第一电源接垫124电性连接。

请继续参考图1b，第二绝缘层136配置于线路层134上且具有可暴露出部分线路层134的至少一第一开口136a、至少一第二开口136b以及至少一第三开口136c(示于图1d)。在一实施例中，第二开口136b对应第一接地接垫122设置，而第三开口136c对应第一信号接垫126设置。再另一实施例中，第二绝缘层136还可更具有至少一第四开口136d(示于图1c)，且第四开口136d对应第一电源接垫124设置。

第二晶片140以堆迭的形式配置于第一晶片120上，更具体而言，第二晶片140配置于第二绝缘层136上且未遮蔽住第一开口136a，其中第二晶片140包括至少一第二接地接垫142、至少一第二信号接垫146以及至少一第二电源接垫144。在本实施例中，第二晶片140在晶片座112上的正投影面积小于第一晶片120于晶片座112上的正投影面积。当然，于其他未绘示的实施例中，第二晶片140在晶片座112上的正投影面积亦可以等于或大于第一晶片120于晶片座112上的正投影面积，只要第一晶片120与第二晶片140于堆迭时符合特定的ic封装规则即可。

请继续参考图1b，金属结构层150配置于重配置线路层130与第二晶片140之间且透过线路层134与第一接地接垫122电性连接。本实施例的金属结构层150包括图案化金属层152以及至少一金属柱154。金属柱154连接图案化金属层152与线路层134。其中，金属柱154包括至少一第一金属柱154a以及至少一第二金属柱154b。第一金属柱154a位于部分第一开口136a内，而第二金属柱154b位于第二开口136b内，且第一金属柱154a的第一垂直高度h1小于第二金属柱154b的第二垂直高度h2。在另一部分，如图1c及图1d所示，图案化金属层152暴露出部分第一开口136a、部分第三开口136c以及部分第四开口136d。须说明的是，于其他未绘示的剖面图中，图案化金属层152亦可覆盖第三开口136c以及第四开口136d，此仍属于本发明所欲保护的范围。

特别是，请参考图1b，本实施例的第一导线161从第二晶片140的第二接地接垫142连接至金属结构层150，以使第二接地接垫142电性连接至金属结构层150，透过图案化金属层152、金属柱154a以及线路层134电性连接至第一接地接垫122。第三导线165从金属结构层150的图案化金属层152连接至晶片座112，以使第一晶片120的第一接地接垫122透过线路层134、金属柱154b以及图案化金属层152以及第三导线165电性连接至晶片座112。请参考图1d，第二导线163从第二晶片140的第二信号接垫146连接至线路层134，以使第二信号接垫146透过线路层134电性连接至第一晶片120的第一信号接垫126。

相较于习知堆迭式的两晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本实施例的半导体封装结构100透过金属结构层150以及重配置线路层130之线路层134的设计，可有效地降低连接第一接地接垫122以及第二接地接垫142的第三导线165的长度以及第一导线161的长度，进而可降低打线复杂度。本实施例配置除了可提高第一导线161与第三导线165的打线弹性外，亦可减少打线撞线或塌陷的风险，可提升产品的良率及结构可靠度。

再者，如图1d所示，第二晶片140的第二接地接垫142位于第二信号接垫146的附近，且第一导线161邻近第二导线163，可有效地提高第一信号接垫126以及第二信号接垫146的信号效能。相较于习知堆迭式晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本实施例的半导体封装结构100的设计可减少杂讯(cross-talk)，且所得到的信号阻抗较为一致。

此外，如图1c所示，本实施例的半导体封装结构100还包括至少一第四导线167以及至少一第五导线169。第四导线167从第二晶片140的第二电源接垫144连接至外引脚114的其中一个，以使第二电源接垫144电性连接至外引脚114的其中一个。第五导线169从线路层134连接至外引脚114的其中另一个，以使第一晶片120的第一电源接垫124电性连接至外引脚114的其中另一个。当然，于其他未绘示的实施例中，第五导线169亦可以连接至与第四导线167所连接的同一外引脚114上，此仍属于本发明所欲保护的范围。

值得一提的是，本实例的打线方向是从第二晶片140往第一晶片120，也就是说，第一导线161、第二导线163、第三导线165、第四导线167以及第五导线169皆是由上方往下方进行打线制程，即正向打线，可减少打线制程所花的时间且较能满足细间距的需求。

本实施例的半导体封装结构100还更包括保护层170，其中保护层170配置于第一晶片120与重配置线路层130的第一绝缘层132之间。保护层170具有暴露出部分第一接地接垫122之至少一第一保护开口172(示于图1b)、暴露出部分第一电源接垫124之至少一第二保护开口174(示于图1c)以及暴露出部分第一信号接垫126之至少一第三保护开口176(示于图1d)。部分第一绝缘层132位于第一保护开口172内、第二保护开口174内以及第三保护开口176内。

简言之，在本实施例的半导体封装结构100的设计中，第二晶片140的第二接地接垫142是透过第一导线161电性连接至金属结构层150，而第一晶片120的第一接地接垫122是透过第三导线165从金属结构层150连接至晶片座112而电性连接至晶片座112。相较于习知堆迭式的两晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本实施例的半导体封装结构100透过金属结构层150以及重配置线路层130之线路层134的设计，可有效地降低连接第一接地接垫122的第三导线165的长度，以及降低连接第二接地接垫142的第一导线161的长度，进而可降低打线复杂度，且可提升产品的良率及可靠度。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，下述实施例不再重复赘述。

图2a绘示为本发明的另一实施例的一种半导体封装结构的一剖面示意图。图2b绘示为图2a的半导体封装结构的另一剖面示意图。图2c绘示为图2a的半导体封装结构的又一剖面示意图。请参考图2a、图2b以及图2c，本实施例的半导体封装结构200包括导线架210、第一晶片220、重配置线路层230、第二晶片240、图案化金属层250、至少一第一导线261、至少一第二导线263以及至少一第三导线265。

详细来说，导线架210包括晶片座212以及环绕晶片座212且彼此电性绝缘的多个外引脚214。第一晶片220配置于晶片座212上且包括至少一第一接地接垫222(示于图2a)、至少一第一电源接垫224(示于图2b)以及至少一第一信号接垫226(示于图2c)。

重配置线路层230配置于第一晶片220上，包括第一绝缘层232、线路层234以及第二绝缘层236。第一绝缘层232具有暴露出第一接地接垫222之至少一第一接触窗232a(示于图2a)、暴露出部分第一信号接垫226之至少一第二接触窗232b(示于图2c)以及暴露出第一电源接垫224之至少一第三接触窗232c(示于图2b)。

如图2a、图2b以及图2c所示，线路层234配置于第一绝缘层232上透过第一接触窗232a与第一接地接垫222电性连接、透过第三接触窗232c与第一电源接垫224电性连接以及透过第二接触窗232b与第一信号接垫226电性连接。第二绝缘层236配置于线路层234上且具有可分别暴露出部分线路层234的至少一第一开口236a、至少一第二开口236b、至少一第三开口236c以及至少一第四开口236d。第二开口236b对应第一接地接垫222设置，第三开口236c对应第一信号接垫226设置，而第四开口236d对应第一电源接垫224设置。当然，于其他未绘示的实施例中，第二绝缘层236亦可以没有设置第二开口236b、第三开口236c以及第四开口236d，此仍属于本发明所欲保护的范围。

第二晶片240配置于第二绝缘层236上且暴露出第一开口236a，其中第二晶片240包括至少一第二接地接垫242(示于图2a)、至少一第二电源接垫244(示于图2a)以及至少一第二信号接垫246(示于图2c)。此处，第二晶片240是以堆迭的形式配置于第一晶片220上。在本实施例中，第二晶240片在晶片座212上的正投影面积小于第一晶片220于晶片座212上的正投影面积。当然，于其他未绘示的实施例中，第二晶片240在晶片座212上的正投影面积亦可以等于或大于第一晶片220于晶片座212上的正投影面积，只要第一晶片220与第二晶片240于堆迭时符合特定的ic封装规则即可。

在此实施例中，图案化金属层250配置于第二晶片240上，且暴露出第二电源接垫244以及第二信号接垫246，其中图案化金属层250与第二接地接垫242电性连接。如图2a、图2b以及图2c所示，第二晶片240具有主动表面241，图案化金属层250覆盖主动表面241且暴露出部分主动表面241。

特别是，第一导线261从晶片座212连接至图案化金属层250，以使第二晶片240的第二接地接垫242电性连接至晶片座212。第二导线263(示于图2c)从重配置线路层230的线路层234连接至第二晶片240的第二信号接垫246，以使第二信号接垫246透过线路层234电性连接至第一晶片220的第一信号接垫226。第三导线265从重配置线路层230的线路层234连接至图案化金属层250，以使第一晶片220的第一接地接垫222电性连接至图案化金属层250。相较于习知堆迭式的两晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本实施例的半导体封装结构200透过图案化金属层250以及重配置线路层230之线路层234的设计，可有效地降低连接第一接地接垫222以及第二接地接垫242的第三导线265的长度以及第一导线261的长度，进而可降低打线复杂度。此外，本实施例的配置除了可提高第一导线261与第三导线265的打线弹性，亦可减少打线状线或塌陷的风险，可提升产品的良率及结构可靠度。

再者，请再参考图2b与图2c，半导体封装结构200还包括至少一第四导线267以及至少一第五导线269。第四导线267从外引脚214的其中一个连接至第二晶片240的第二电源接垫244，以使第二电源接垫244电性连接至外引脚214的其中一个。第五导线269从外引脚214的其中另一个连接至重配置线路层230的线路层234，以使第一晶片220的第一电源接垫224电性连接至外引脚214的其中另一个。当然，于其他未绘示的实施例中，第五导线269亦可以连接至与第四导线267所连接的同一外引脚214上，此仍属于本发明所欲保护的范围。

值得一提的是，本实例的打线方向是从第一晶片220往第二晶片240，也就是说，由第一导线261、第二导线263、第三导线265、第四导线267以及第五导线269皆是由下方往上方进行打线制程，即反向打线，可降低打线高度。

此外，本实施例的半导体封装结构200更包括保护层270，配置于第一晶片220与第一绝缘层232之间。保护层270具有暴露出部分第一接地接垫222之至少一第一保护开口272(示于图2a)、暴露出部分第一电源接垫224之至少一第二保护开口274(示于图2b)以及暴露出部分第一信号接垫226之至少一第三保护开口276(示于图2c)。部分第一绝缘层232位于第一保护开口272内、第二保护开口274内以及第三保护开口276内。

简言之，在本实施例的半导体封装结构200的设计中，第二晶片240的第二接地接垫242是透过第一导线261以及图案化金属层250而电性连接至晶片座212，而第一晶片220的第一接地接垫222是透过线路层234以及第三导线265而电性连接至图案化金属层250。相较于习知堆迭式的两晶片的接地接垫皆是透过导线直接连接至导线架的外引脚或晶片座而言，本实施例的半导体封装结构200透过图案化金属层250以及重配置线路层230之线路层234的设计，可有效地降低连接第一接地接垫222的第三导线265的长度，以及降低连接第二接地接垫242的第一导线261的长度，进而可降低打线复杂度，且可提升产品的良率及可靠度。此外，图案化金属层250大幅提高第一导线261的打线弹性，选择将第一导线261打在靠近第三导线265处，可有效改善信号传输的品质。

综上所述，在本发明的半导体封装结构的设计中，透过金属结构层或图案化金属层的设计，可有效地缩短连接第一晶片的第一接地接垫以及第二晶片的第二接地接垫的打线长度，进而可降低打线复杂度、提高信号接垫的信号效能以及可提升产品的良率与结构可靠度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。