本发明涉及半导体制造方法及使用了该半导体制造方法的半导体结构，尤其涉及在三维存储器件中的台阶区形成接触孔的方法及使用了该方法的三维存储器件。
背景技术
随着半导体技术的不断发展，目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构，通过将存储器单元三维地布置在衬底之上来提高集成密度。这种三维存储器件的技术研发是国际研发的主流之一。
众所周知，在半导体的版图中，有源区、多晶硅和金属层之间的连接都需要通过接触孔或导通孔来实现。对于三维存储器件中台阶区接触孔的形成，由于三维存储器件中台阶区的台阶层数较多，因此，在接触孔形成步骤中，为了保证低层台阶有足够的过刻蚀(overetch)深度，高层台阶容易出现刻蚀穿通(punchthrough)，从而无法满足工艺要求，进而使得产品良率降低。
针对这种情况，目前业界通常选用多块掩膜版，针对高层台阶和低层台阶来分别形成接触孔。
技术实现要素：
发明所要解决的技术问题
在通过使用多块掩膜版来分别形成高层台阶和低层台阶的接触孔的现有技术中，随着三维存储器件中台阶区的台阶层数的增加，相应地需要增加掩膜版的数量，由此将会导致生产成本的大幅增加。
此外，由于需要使用不同的掩膜版来分别多次形成高层台阶和低层台阶的接触孔，制造工艺中的偏差不断累积变大，进而有可能导致最终产品无法满足工艺要求，使得产品良率降低。
解决技术问题所采用的技术方案
本发明是为了解决上述问题而完成的，其目的在于提供一种在三维存储器件中的台阶区形成接触孔的方法以及使用了该方法的三维存储器件。
本发明所涉及的接触孔形成方法用于形成三维存储器件中台阶区的接触孔，其特征在于，包括下述工序：
半导体结构形成工序，该半导体结构具有台阶区，所述台阶区包括第一台阶区和位于所述第一台阶区下方的第二台阶区，所述第一台阶区和所述第二台阶区均包含多个台阶结构，所述台阶结构由至少一个介质层和至少一个导电层交替堆叠而成；
接触孔第一形成工序，在所述第一台阶区及所述第二台阶区上，形成与所述第一台阶区的导电层对应的第一台阶区接触孔及与所述第二台阶区的导电层对应的第二台阶区接触孔，其中，所述第一台阶区接触孔与其对应的第一台阶区的导电层接触或者位于其对应的第一台阶区的导电层上方；
保护层形成工序，在所述第一台阶区接触孔的侧壁及底面形成保护层；以及
接触孔第二形成工序，使所述第二台阶区接触孔与其对应的第二台阶区的导电层接触，或者在使所述第二台阶区接触孔与其对应的第二台阶区的导电层接触的同时，使所述第一台阶区接触孔与其对应的第一台阶区的导电层接触。
优选为，在所述接触孔第一形成工序中，所形成的所述第二台阶区接触孔的深度比所述第一台阶区接触孔的深度要深。
优选为，在所述保护层形成工序中，还在所述第二台阶区接触孔的侧壁的至少一部分区域形成保护层，而所述第二台阶区接触孔的底面不形成保护层。
优选为，在所述接触孔第一形成工序中，根据所述台阶区所包含的所述台阶结构的数量来确定所述第一台阶区接触孔的深度。
优选为，在所述保护层形成工序中，根据所述台阶区所包含的所述台阶结构的数量来确定所述保护层的厚度。
优选为，在所述接触孔第一形成工序和所述接触孔第二形成工序中，使用同一掩膜版。
优选为，所述保护层由导电材料构成。
优选为，所述保护层的材料为金属或金属硅化物。
此外，本发明所涉及的三维存储器件的特征在于，包括：
台阶区，所述台阶区包括第一台阶区和位于所述第一台阶区下方的第二台阶区，所述第一台阶区和所述第二台阶区均包含多个台阶结构，所述台阶结构由至少一个介质层和至少一个导电层交替堆叠而成；
第一台阶区导电接触，所述第一台阶区导电接触形成于所述第一台阶区的导电层上，并与其对应的所述第一台阶区的导电层接触，至少部分所述第一台阶区导电接触包括第一材料层和第二材料层，所述第二材料层由不同于所述第一材料层的材料构成；
第二台阶区导电接触，所述第二台阶区导电接触形成于所述第二台阶区的导电层上，并与其对应的所述第二台阶区的导电层接触。
优选为，所述第一材料层由导电材料构成。
优选为，所述第一材料层与其对应的所述第一台阶区的导电层接触，所述第二材料层形成在所述第一材料层的侧壁。
优选为，所述第二材料层由导电材料构成，所述第二材料层与其对应的所述第一台阶区的导电层接触，所述第二材料层形成在所述第一材料层的侧壁和底面。
优选为，所述三维存储器件为浮栅型三维nand存储器或电荷俘获型三维nand存储器。
发明效果
根据本发明所涉及的接触孔形成方法以及使用了该接触孔形成方法的三维存储器件，只需要使用一块掩膜版就能够在台阶层数较多的三维存储器件中形成台阶接触孔，而不会出现刻蚀穿通，大幅减少了掩膜版数量，缩减了生产成本。
此外，根据本发明所涉及的接触孔形成方法以及使用了该接触孔形成方法的三维存储器件，随着三维存储器件的技术发展，即使所堆叠的台阶层数继续增加，也不需要增加掩膜版的数量，大幅缩短了生产周期，进而缩减了生产成本。
此外，根据本发明所涉及的接触孔形成方法以及使用了该接触孔形成方法的三维存储器件，由于在整个接触孔形成工序中只需要使用一块掩膜版就能够实现具有足够过刻蚀深度且可靠性较高的接触孔，因此，整个制造工艺偏差减小，三维存储器件的电气性能可靠性增加，进而提高了最终产品良率。
附图说明
图1是表示本发明所涉及的三维存储器件的台阶区的剖视图。
图2是表示本发明的实施方式1所涉及的接触孔形成方法的流程图。
图3是表示本发明的实施方式1所涉及的接触孔第一形成工序的剖视图。
图4是表示本发明的实施方式1所涉及的保护层形成工序的剖视图。
图5是表示本发明的实施方式1所涉及的接触孔第二形成工序的剖视图。
图6是表示本发明的实施方式3所涉及的接触孔第二形成工序的半导体结构的剖视图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。在各图中，对同一要素标注相同标号，并省略重复说明。此外，各图中的横向点划线和纵向点划线表示在横向和纵向分别省略了类似结构。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
〔接触孔形成方法〕
实施方式1
图1示出了本发明所涉及的三维存储器件中台阶区的剖视图。如图1所示，在例如为浮栅型三维nand闪存的三维存储器件中，具有台阶区100和衬底230。台阶区100形成于衬底230的表面。
台阶区100中，形成有第一台阶区10和第二台阶区20，第一台阶区10形成在第二台阶区20的上方。第一台阶区10具有台阶结构，由介质层210和导电层220沿垂直于台阶区100的表面的堆叠方向交替堆叠而成。同样地，第二台阶区20具有台阶结构，由介质层210和导电层220沿垂直于台阶区100的表面的堆叠方向交替堆叠而成。此外，在台阶区100表面还形成有硬掩膜层200，构成用于形成接触孔的掩膜版。
为了便于说明，图1中举例示出了第一台阶区10和第二台阶区20分别具有两层介质层210及导电层220的结构，但介质层210及导电层220的层数并不限于此，它们的层数可以为一层，也可以为三层以上。
在图1的示例中省略了中间若干层台阶结构，按照台阶结构距离台阶区表面的深浅，将台阶区100中上两层台阶结构作为第一台阶区，将台阶区100中最下两层的台阶结构作为第二台阶区来进行了说明，但此处第一台阶区和第二台阶区中所包含的台阶结构的数量并没有特别的限制，可以根据制造过程中的实际情况来进行选择，例如将距离台阶区表面较浅的若干个台阶结构选作为第一台阶区，将位于第一台阶区以下的若干个台阶结构选作为第二台阶区，只要第二台阶区位于第一台阶区下方即可。
此外，图1所示的台阶区100所具有的介质层210、导电层220的材料及形成方式均没有特别的限定，使用本领域通用的材料及形成方式即可。例如，介质层210使用氧化硅，而导电层220使用钨。
图2示出了本发明的实施方式1所涉及的接触孔形成方法的流程图。
如图2所示，首先进行半导体结构形成工序(s101)，在该工序s101中，形成图1所示的半导体结构。
其次，进行接触孔第一形成工序(s102)，在该工序s102中，利用硬掩膜层200构成的掩膜版，利用刻蚀工艺，在第一台阶区10中，与第一台阶区10的导电层220相对应地形成第一台阶区接触孔101，与此同时，在第二台阶区20中，与第二台阶区20的导电层220相对应地形成第二台阶区接触孔201，直至第一台阶区接触孔101与台阶结构中的导电层220相接触，即导电层220中的至少一部分被蚀刻消耗。
图3示出了经过接触孔第一形成工序后得到的半导体结构的剖视图。如图3所示，经过接触孔第一形成工序，在第一台阶区和第二台阶区分别形成两个第一台阶区接触孔101和两个第二台阶区接触孔201。两个第一台阶区接触孔101与相应的导电层220相接触，即导电层220中的至少一部分被蚀刻消耗。此外，所形成的两个第二台阶区接触孔201的深度均比两个第一台阶区接触孔101的深度要深。
在图3的示例中，示出了在第一台阶区和第二台阶区分别形成两个接触孔的示例，但接触孔的数量并不限于此，根据第一台阶区和第二台阶区所包含的台阶数量，工序s102中所形成的接触孔的个数可以分别为一个，也可以分别为三个以上。
此外，在图3所示的示例中，示出了利用刻蚀工艺形成接触孔的示例，但形成接触孔的方式并不限于此，也可以使用本领域通用的其他方法。并且，在本示例中，采用各向异性较好的等离子体干法刻蚀工艺，但刻蚀工艺并不限于此，也可以使用本领域通用的其他刻蚀工艺。
接着，进行保护层形成工序(s103)，在该工序s103中，利用沉积工艺，在工序s102后残留的硬掩膜层200表面进一步沉积形成保护层2210。
图4示出了经过保护层形成工序后得到的半导体结构的剖视图。如图4所示，通过控制沉积工艺进行的时间，使得第一台阶区的两个第一台阶区接触孔101的侧壁及底面被保护层2210覆盖。由于沉积条件相同，且第二台阶区的第二台阶区接触孔201的深度比第一台阶区接触孔101要深，因此，相应地，第二台阶区的两个第二台阶区接触孔201的侧壁的只有一部分被保护层2210覆盖，而第二台阶区接触孔201的底面没有被保护层2210覆盖或者所覆盖的保护层2210非常薄。此处，图4仅示出了第二台阶区接触孔201的底面没有被保护层2210覆盖的示例。
另外，为了确保下道工序中第一台阶区接触孔101的底面不会出现刻蚀穿通(punchthrough)，根据台阶区100所包含的台阶结构的数量来确定保护层2210的厚度。该厚度可通过控制沉积工艺的时间来实现。
在图4的示例中，示出了通过沉积工艺来形成保护层2210的示例，但形成保护层2210的方式并不限于此，也可以使用本领域通用的其他方法。在本示例中，作为沉积工艺，使用化学气相沉积、物理气相沉积或原子层沉积，但沉积工艺并不限于此，也可以使用本领域通用的其他沉积工艺。
此外，对于保护层形成工序(s103)中形成的保护层2210的材料，可以采用导电材料，也可以采用非导电材料。优选使用导电材料，例如金属或金属硅化物。保护层2210的材料可以与导电层220的材料相同，例如使用钨，也可以与导电层220的材料不同，例如使用硅化钨。
最后，进行接触孔第二形成工序(s104)，在该工序s104中，利用与工序s102中相同的掩膜版继续进行刻蚀，消耗保护层，直至第二台阶区接触孔201的底面与第二台阶区台阶结构中的导电层220相接触。
图5示出经过接触孔第二形成工序后得到的半导体结构的剖视图。如图5所示，第一台阶区的两个第一台阶区接触孔101的侧壁及底面的保护层2210均因蚀刻被消耗，均没有出现刻蚀穿通。与此相对，第二台阶区的两个第二台阶区接触孔201的侧壁的保护层2210也因蚀刻被消耗，并且经过进一步的蚀刻，两个第二台阶区接触孔201均与第二台阶区的导电层220相接触，具有足够的过刻蚀深度，确保了电气性能的可靠性。如上所述，根据图2所示的接触孔形成方法，能够在使用同一掩膜版的情况下，在具有多层台阶结构的三维存储器件的台阶区形成具备足够的过刻蚀深度且可靠性较高的接触孔，从而大幅减少了掩膜版数量，缩减了生产成本。
此外，根据图2所示的接触孔形成方法，即使三维存储器件的台阶区的台阶层数继续增加，也不需要增加掩膜版的数量，大幅缩短了生产周期，进而缩减了生产成本。
此外，根据图2所示的接触孔形成方法，由于在整个接触孔形成工序中只需要使用一块掩膜版，因此，整个制造工艺偏差减小，三维存储器件的电气性能可靠性增加，进而提高了最终产品良率。
实施方式2
实施方式2所涉及的接触孔形成方法与实施方式1的不同之处在于：
在实施方式1的接触孔第一形成工序(s102)中，在第一台阶区10及第二台阶区20上，形成与第一台阶区10的导电层220对应的第一台阶区接触孔101、以及与第二台阶区20的导电层220对应的第二台阶区接触孔201，直至第一台阶区接触孔101与台阶结构中的导电层220相接触，即导电层220中的至少一部分被蚀刻消耗。
而在本实施方式2的接触孔第一形成工序(s102)中，在第一台阶区10及第二台阶区20上，形成与第一台阶区10的导电层220对应的第一台阶区接触孔101、以及与第二台阶区20的导电层220对应的第二台阶区接触孔201，直至第一台阶区接触孔101位于台阶结构中的导电层220上方，即导电层220没有被蚀刻消耗(未图示)。
相应地，在实施方式2的接触孔第二形成工序(s104)中，利用与工序s102中相同的掩膜版继续进行刻蚀，消耗保护层，使第二台阶区接触孔201与第二台阶区台阶结构中的导电层220相接触，与此同时使第一台阶区接触孔101与第一台阶区台阶结构中的导电层220相接触。
实施方式2的其他工序与实施方式1相同，根据实施方式2的接触孔形成方法，也能够获得与实施方式1相同的效果。
实施方式3
图6示出实施方式3中经过接触孔第二形成工序后得到的半导体结构的剖视图。实施方式3与实施方式1、2的不同之处在于，在实施方式1、2的图5中仅示出了第一台阶区接触孔101的侧壁的保护层2210、第二台阶区接触孔201的侧壁的保护层2210完全被消耗的示例，但并不限于此。
在实施方式3中，如图6所示，经过接触孔第二形成工序后，保护层2210并未完全被消耗，从而在第一台阶区接触孔101及第二台阶区接触孔201的侧壁的至少一部分残留有保护层2210。
此外，虽然未进行图示，但在保护层2210为导电材料的情况下，第一台阶区接触孔101的底面也可以残留有保护层2210。
由此，根据实施方式3的接触孔形成方法，除了能够获得与实施方式1、2相同的效果之外，在实际工艺中，还可以降低工艺难度，且不会对最终半导体器件的电气性能造成影响。
〔三维存储器件〕
实施方式3中，通过在所形成的接触孔中进一步填充用于导电接触的填充物300，从而可得到具有下述结构的三维存储器件。
如图6所示，该三维存储器件包括：台阶区，该台阶区包括第一台阶区10和位于第一台阶区10下方的第二台阶区20，第一台阶区10和第二台阶区20均包含多个台阶结构，该台阶结构由至少一个介质层210和至少一个导电层220交替堆叠而成；第一台阶区导电接触，该第一台阶区导电接触形成于第一台阶区10的导电层220上，并与其对应的所述第一台阶区10的导电层220接触，至少部分第一台阶区导电接触包括作为第一材料层的填充物300、以及作为第二材料层的保护层2210，保护层2210采用不同于填充物300的材料；以及第二台阶区导电接触，该第二台阶区导电接触形成于第二台阶区20的导电层220上，并与其对应的第二台阶区20的导电层220接触。
优选为，填充物300由导电材料构成。
优选为，填充物300与其对应的第一台阶区10的导电层220接触，而保护层2210形成在填充物300的侧壁。
此外，虽然未进行图示，但在保护层2210也由导电材料构成的情况下，保护层2210可以形成在填充物300的侧壁和底面，且保护层2210与其对应的第一台阶区10的导电层220接触。
此外，具有上述结构的三维存储器件例如为浮栅型三维nand存储器或电荷俘获型三维nand存储器。
关于该三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。