用于测试半导体结构的方法与流程

本揭露涉及半导体结构及其测试方法。

背景技术：

金属氧化物半导体(metal-oxide-semiconductor,mos)是用于90纳米(nm)以及更高技术的集成电路技术。取决于栅极电压(gatevoltage,vg)和源极-漏极电压(source-drainvoltage,vds)，金属氧化物半导体装置可以在线性区域(linearregion)、饱和区域(saturationregion)和次临界区域(sub-thresholdregion)这三个区域中工作。次临界区域是栅极电压(vg)小于临界电压(thresholdvoltage,vt)的区域。次临界摆幅(sub-thresholdswing)表示切换晶体管电流的容易性，因此是决定金属氧化物半导体装置速度的因素。次临界摆幅可以表示为m*kt/q的函数，其中m是与电容相关的参数。金属氧化物半导体装置的次临界摆幅在室温下具有约60mv/decade(kt/q)的极限，这将限制工作电压vdd和临界电压(vt)的进一步缩放。这种限制是由于载流子的漂移扩散传输机制(drift-diffusiontransportmechanism)。因此，现有的金属氧化物半导体装置在室温下很难以超过60mv/decade的速度切换。60mv/decade次临界摆幅限制也适用于绝缘体上硅(silicon-on-insulator,soi)装置上的鳍式场效应晶体管(finfet)或超薄体金属氧化物半导体。

技术实现要素：

本揭露提供一种用于测试半导体结构的方法，包含形成介电层于基板的测试区域上。形成覆盖层于介电层上。退火介电层和覆盖层。移除退火的覆盖层。在线测试退火的介电层的铁电性。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本揭露的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。

图1是根据本揭露的部分实施例中测试过程的流程图；

图2a是图1中操作s20期间介电层的极化-电场曲线(polarization-electricfieldcurve)；

图2b是图1中操作s20期间介电层的x射线绕射图案；

图3a是图1中操作s60期间退火的介电层的极化-电场曲线；

图3b是在图1中操作s60期间退火的介电层的x射线绕射图案；

图4、图5、图6a、图7、图8a、图10、图11a、图12a、图13a、图14a、图15a和图16a是根据本揭露的部分实施例于各个阶段中制造半导体装置的方法的透视图；

图6b是沿图6a的线b-b截取的横截面图；

图6c是沿图6a的线c-c截取的横截面图；

图8b是沿图8a的线b-b截取的横截面图；

图8c是沿图8a的线c-c截取的横截面图；

图8d是沿图8a的线d-d截取的横截面图；

图9a和图9b是根据本揭露的部分实施例中半导体装置的横截面图；

图11b是沿图11a的线b-b截取的横截面图；

图11c是沿图11a的线c-c截取的横截面图；

图11d是沿图11a的线d-d截取的横截面图；

图12b是沿图12a的线b-b截取的横截面图；

图12c是沿图12a的线c-c截取的横截面图；

图12d是沿图12a的线d-d截取的横截面图；

图13b是沿图13a的线b-b截取的横截面图；

图14b是沿图14a的线b-b截取的横截面图；

图15b是沿图15a的线b-b截取的横截面图；

图15c是沿图15a的线c-c截取的横截面图；

图15d是沿图15a的线d-d截取的横截面图；

图16b是沿图16a的线b-b截取的横截面图；

图16c是沿图16a的线c-c截取的横截面图；

图16d是沿图16a的线d-d截取的横截面图；

图17a至图17c是根据本揭露的部分实施例中半导体装置的横截面图。

具体实施方式

以下揭露内容提供了用于实现本揭露的不同特征的许多不同实施例或示例。以下描述元件和配置的具体示例以简化本揭露。当然，这些仅仅是示例，而不是限制性的。例如，在随后的描述中在第二特征上方或之上形成第一特征可以包含其中第一特征和第二特征以直接接触形成的实施例，并且还可以包含可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种示例中重复参考符号和/或文字。此重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，这里可以使用空间相对术语，例如“在...下面”、“下面的”、“低于”、“在...上面”、“高于”等，以便于描述如图所示的一个元件或特征与另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包含使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释这里使用的空间相对描述符号。

本揭露的实施例提供了一些用于形成半导体装置和所得结构的改进方法。以下在上下文中将讨论在体硅基板上形成具有单个鳍片或多个鳍片的鳍式场效应晶体管的实施例。

本揭露的实施例涉及透过对测试图案执行在线监视测试(in-linemonitortests)以在制造半导体装置期间监视半导体装置的负电容特性来测试图案和制造方法。图1是根据本揭露的部分实施例中测试过程的流程图。操作s10在基板的测试区域上方形成介电层。操作s20在线测试开口中的介电层的铁电性(ferroelectricity)、晶体结构和/或厚度。在此，在线测试意指在制造过程中进行测试。在操作s20中，期望介电层是顺电(paraelectric)的并且具有非晶晶体结构(amorphouscrystallinestructure)和一定厚度。如果介电层不是顺电的和/或具有其他种类的晶体结构，则在部分实施例中可以认为介电层是失败的。操作s30在介电层上形成覆盖层。操作s40是对介电层和覆盖层进行退火。操作s50是移除退火的覆盖层以暴露退火的介电层。操作s60测试退火的介电层的铁电性、晶体结构和/或厚度。在操作s60中，预期退火的介电层具有铁电性的并且具有正交晶体结构(orthorhombiccrystallinestructure)和一定的厚度。如果退火的介电层不具有铁电性的和/或具有其他种类的晶体结构，则在部分实施例中可以认为退火的介电层是失败的。退火的介电层提供负电容，因此可以用作栅极层以降低装置的次临界摆幅(subthresholdswing,ss)。利用此制程，可以以短周期和低成本的方式在制造期间内研究和控制(退火的)介电层的性质(例如铁电性和晶体结构)。

在部分实施例中，操作s20、s60可以是压电响应力显微镜(piezoresponseforcemicroscopy,pfm)测量过程，以获得介电层的铁电性。压电响应力显微镜是扫描探针显微镜(scanningprobemicroscopy,spm)技术，其中周期性偏压施加到与表面接触的导电尖端。由于铁电表面的反压电效应(inversepiezoelectriceffect)或电致伸缩(electrostriction)，偏压将导致周期性表面位移。位移的幅度和相位的函数提供了铁电-顺电范围结构的信息。

在部分实施例中，操作s20、s60可以是x射线绕射(x-raydiffraction,xrd)测量过程，以获得介电层的晶体结构。x射线绕射是用于研究结构的晶体结构的技术。在x射线绕射中，透过单色x射线束照射样品，并测量绕射峰的位置和强度。特征绕射角和绕射辐射的强度取决于所研究的样品的晶格面和构成晶体材料的原子。对于给定的波长和晶格面间距，当x射线束以满足布拉格条件(braggcondition)的角度入射在晶格面上时，将观察到绕射峰。

在部分实施例中，操作s20、s60可以是椭圆偏振术测量(ellipsometrymeasurement)过程，以获得介电层的厚度。椭圆偏振术是一种灵敏的样品分析技术，可以在大多数样品上进行非破坏性处理。在椭圆偏振术测量实验期间，一个或多个波长的光从样品表面反射，或穿过样品并从另一侧透射。反射光较常被分析。椭圆偏振术所提供的讯息表示反射附近样品表面的特征，因为反射光与样品材料远离表面处的相互作用通常较小。

在部分实施例中，执行各种操作s20(s60)。例如，在操作s20(s60)期间执行压电响应力显微镜测量、x射线绕射测量和椭圆偏振术测量。如此，可以获得介电层的铁电性、晶体结构和厚度。

图2a是图1中操作s20期间的介电层的极化-电场曲线，而图2b是图1中操作s20期间的介电层的x射线绕射图案。在这个阶段，预期介电层是顺电的(如图2a所示)并具有非晶晶体结构(如图2b所示)和一定的厚度。在部分实施例中，介电层的厚度在约0.1nm至约50nm的范围内。如果介电层不是顺电的和/或具有其他种类的晶体结构，则在部分实施例中可以认为介电层是失败的。

图3a是图1中操作s60期间的介电层的极化-电场曲线，而图3b是图1中操作s60期间的介电层的x射线绕射图案。在这个阶段，预期退火的介电层是铁电的(如图3a所示)并具有正交晶体结构(如图3b所示)，并且退火的介电层的厚度预计为在操作s20中的介电层的厚度。如果退火的介电层不是顺电的和/或具有其他种类的晶体结构，则在部分实施例中可以认为退火的介电层是失败的。

图4、图5、图6a、图7、图8a、图10、图11a、图12a、图13a、图14a、图15a和图16a是根据本揭露的部分实施例在各个阶段中制造半导体结构的方法的透视图。在部分实施例中，如图4、图5、图6a、图7、图8a、图10、图11a、图12a、图13a、图14a、图15a和图16a中所示的半导体装置可以是集成电路或其一部分在制程期间内的中间装置，其可以包括静态随机存取记忆体(staticrandomaccessmemory,sram)和/或逻辑电路，诸如电阻器、电容器和电感器的被动元件，以及诸如p型场效应晶体管(p-typefieldeffecttransistors,pfets)、n型场效应晶体管(n-typefieldeffecttransistors,nfets)、多栅极场效应晶体管、金属氧化物半导体场效应晶体管(metal-oxidesemiconductorfieldeffecttransistors,mosfets)、互补金属氧化物半导体(complementarymetal-oxidesemiconductor,cmos)晶体管、双极性晶体管(bipolartransistors)、高压晶体管、高频晶体管、其他记忆体单元及其组合的主动原件。

参考图4。提供基板110。基板110包括装置区域110a和与装置区域110a相邻的测试区域110b。在部分实施例中，基板110可以包括硅(si)。或者，基板110可以包括锗(ge)、硅锗、砷化镓(gaas)、锗锡(gesn)或其他合适的半导体材料。或者，基板110可以包括磊晶层。例如，基板110可以具有覆盖体半导体的磊晶层。此外，可以对基板110进行应变以提高性能。例如，磊晶层可以包括与体半导体不同的半导体材料，例如透过包括选择性磊晶生长(selectiveepitaxialgrowth,seg)的制程形成的覆盖体硅的硅锗层或覆盖体硅锗的硅层。此外，基板110可以包括绝缘体上半导体(semiconductor-on-insulator,soi)结构，例如掩埋介电层(burieddielectriclayer)。或者，基板110可以包括掩埋介电层，例如透过称为氧离子布植隔离(separationbyimplantationofoxygen,simox)技术、晶片键合、选择性磊晶生长或其他适当的方法形成的掩埋氧化物(buriedoxide,box)层。在各种实施例中，可包括各种基板结构和材料中的任何一种。

基板110还包括多个半导体鳍片112、114以及从基板110突出的测试特征116。半导体鳍片112设置在装置区域110a中并且用作晶体管的源极/漏极特征，而半导体鳍片114和测试特征116设置在测试区域110b中，并用作后续测试过程的测试结构的基础。应理解，图4中的半导体鳍片112、114以及测试特征116的数量是说明性的，并且不应该用来限制本揭露请求项保护的范围。本领域中具通常知识者可以根据实际情况为半导体鳍片112、114以及测试特征116选择合适的数量。半导体鳍片114包括第一部分114a、第二部分114b和第三部分114c，并且第二部分114b位于第一部分114a和第三部分114c之间。在部分实施例中，半导体鳍片114和测试特征116的尺寸大于半导体鳍片112的尺寸。例如，半导体鳍片114(测试特征116)的布局面积(layoutarea)是半导体鳍片112的布局面积的约10倍至约10000倍的范围内。应注意，根据工业习惯，半导体鳍片112、114以及测试特征116并未按比例绘制。实际上，为了清楚起见，可以任意增加或减少图中的半导体鳍片112、114以及测试特征116的尺寸。例如可以透过使用光刻技术图案化和蚀刻基板110以形成半导体鳍片112、114和测试特征116。在部分实施例中，在基板110上沉积一层光致抗蚀剂材料(未绘示)。根据所需图案(在此为半导体鳍片112、114以及测试特征116)照射(曝光)光致抗蚀剂材料层，并显影以移除一部分光致抗蚀剂材料。剩余的光致抗蚀剂材料保护下面的材料免于后续的处理操作，例如蚀刻。应理解，在蚀刻制程中也可以使用其他掩模，例如氧化物或氮化硅掩模。在部分实施例中，相邻半导体鳍片112之间的距离d可以是约12nm至约50nm，半导体鳍片112、114的宽度w可以是约4nm至约8nm，半导体鳍片112、114的高度h可以是约30nm至约100nm，并且本揭露不限于此方面。

在一些其他实施例中，半导体鳍片112、114以及测试特征116可以磊晶生长。例如，可以在磊晶制程中使用下层材料的暴露部分(例如基板110的暴露部分)以形成半导体鳍片112、114以及测试特征116。可以使用掩模来控制在磊晶生长制程期间，半导体鳍片112、114以及测试特征116的形状。

在基板110中形成多个隔离特征120，例如浅沟槽隔离(shallowtrenchisolation,sti)，以分离各种装置。隔离特征120的形成可以包括在基板110中蚀刻沟槽并透过诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有多层结构，例如具有氮化硅的热氧化物衬垫层填充沟槽。在部分实施例中，隔离特征120可以使用以下制程顺序来制造：生长衬垫氧化物、形成低压化学气相沉积(lowpressurechemicalvapordeposition,lpcvd)氮化物层、使用光致抗蚀剂与掩模图案化浅沟槽隔离的开口、蚀刻基板110中的沟槽以形成半导体鳍片112、114以及测试特征116、可选地生长热氧化物沟槽衬垫以改善沟槽界面、使用化学气相沉积氧化物填充沟槽、使用化学机械平坦化(chemicalmechanicalplanarization,cmp)去除多余的介电层，并且回蚀剩余的介电层以形成隔离特征120，使得半导体鳍片112、114以及测试特征116的顶部从隔离特征120中突出。

参考图5。共形地形成界面层210以覆盖半导体鳍片112、114，测试特征116和隔离特征120。在部分实施例中，界面层210可包括二氧化硅、氮化硅、高介电常数介电材料或其他合适的材料。在各种实施例中，界面层210可以透过原子层沉积制程、化学气相沉积制程、低于大气压的化学气相沉积(subatmosphericchemicalvapordeposition,sacvd)制程、可流动的化学气相沉积制程、物理气相沉积制程或其他合适的制程来沉积。举例来说，界面层210可在后续处理中(例如，随后形成的虚设栅极结构)防止对半导体鳍片112的损坏。在部分实施例中，界面层210的厚度t1为约1nm至约3nm。

在界面层210和半导体鳍片112上形成多个虚设栅极结构220。虚设栅极结构220包括形成在虚设栅极电极222上方的虚设栅极电极222和硬掩模层224。在部分实施例中，可以在界面层210上形成虚设栅极层(未绘示)，并且在虚设栅极层上形成硬掩模层224。然后使用硬掩模层224作为掩模来图案化虚设栅极层，以形成虚设栅极电极222。如此，虚设栅极电极222和硬掩模层224被称为虚设栅极结构220。在部分实施例中。虚设栅极电极222可以由多晶硅(polycrystalline-silicon,poly-si)、多晶硅锗(poly-crystallinesilicon-germanium,poly-sige)或其他合适的材料制成。硬掩模层224可以由氮化硅或其他合适的材料制成。在部分实施例中，虚设栅极结构220的长度l为约8nm至约20nm，并且本揭露在此方面不受限制。

此外，虚设图案堆叠230形成在界面层210、半导体鳍片114和测试特征116上方。具体地，虚设图案堆叠230中的一个覆盖半导体鳍片114的第二部分114b(参见图4)，并且不覆盖半导体鳍片114的第一部分114a(参见图4)和第三部分114c。虚设图案堆叠230包括虚设图案232和虚设图案232上方的硬掩模层234。使用硬掩模层234作为掩模进一步图案化上述虚设栅极层，以形成虚设图案232。应理解，图5中的虚设图案堆叠230的数量仅是说明性的。在一些其他实施例中，在测试特征116上可以存在一个或多个虚设图案堆叠230。此外，虚设图案堆叠230可以具有方形横截面(如图5所示)、圆形横截面、不规则横截面或其他合适的横截面。在部分实施例中，虚设图案堆叠230的布局区域大于虚设栅极结构220的布局区域。例如，虚设图案堆叠230的布局区域是虚设栅极结构220的布局区域的约10倍至约10000倍的范围内。应理解，根据工业习惯，虚设栅极结构220和虚设图案堆叠230未按比例绘制。实际上，为了清楚起见，可以任意增加或减少图中的虚设栅极结构220和虚设图案堆叠230的尺寸。利用这样的配置，虚设图案堆叠230提供足够的区域以执行上述测量处理(诸如图1的操作s20和s60)。相反地，虚设栅极结构220的布局区域太小而不能执行测量过程。

参考图6a至图6c，其中图6b是沿图6a的线b-b的横截面图，而图6c是沿图6a的线c-c的横截面图。去除未被虚设栅极结构220和虚设图案堆叠230覆盖的界面层210的部分以暴露半导体鳍片112、114和测试特征116的部分。间隔物结构310形成在虚设栅极结构220和虚设图案堆叠230的侧壁上。间隔物结构310可包括密封隔离物和主隔离物(未绘示)。间隔物结构310包括一种或多种介电材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅(sicn)、氮碳氧化硅(sicxoynz)或其组合。密封隔离物形成在虚设栅极结构220和虚设图案堆叠230的侧壁上，并且主隔离物形成在密封隔离物上。间隔物结构310可以使用沉积方法形成，例如电浆增强化学气相沉积(plasmaenhancedchemicalvapordeposition,pecvd)、低压化学气相沉积(low-pressurechemicalvapordeposition,lpcvd)，低于大气压的化学气相沉积(sub-atmosphericchemicalvapordeposition,sacvd)等。间隔物结构310的形成可以包括毯式形成间隔物层，然后执行蚀刻操作以去除间隔物层的水平部分。栅极间隔物层中剩余的垂直部分形成间隔物结构310。

掩模330形成在基板110的测试区域110b上。即，掩模330覆盖虚设图案堆叠230(参见图5)，然而并未覆盖虚设栅极结构220。半导体材料沉积在半导体鳍片112的暴露部分上以形成磊晶结构320，其中磊晶结构320被称为源极/漏极特征。磊晶结构320可以替代地称为凸起的源极/漏极区域。例如，诸如硅锗(sige)的半导体材料磊晶生长在半导体鳍片112的暴露部分上以形成磊晶结构320。在部分实施例中，磊晶可以是选择性磊晶生长(selectiveepitaxialgrowth,seg)制程，其中半导体材料在半导体鳍片112上生长，而不是在介电材料上生长。在一些其他实施例中，磊晶可以包括化学气相沉积技术(例如，气相磊晶(vapor-phaseepitaxy,vpe)和/或超高真空化学气相沉积(ultra-highvacuumchemicalvapordeposition,uhv-cvd))、分子束磊晶、其他合适的磊晶制程或其组合。磊晶制程可以使用气态和/或液态前驱物，其可以与基板110的成分相互作用。磊晶结构320的晶格常数可以大于基板110的晶格常数。用于生长硅锗(sige)的前驱物可以包括锗烷(geh4)(其提供锗)、二氯硅烷(dichlorosilane,dcs)(其提供硅)等。在磊晶生长进行时，可以掺杂或不掺杂所需的p型或n型杂质。掺杂剂浓度可以为约5e20至约6e21cm^-3，并且本揭露不限于此方面。可以透过离子注入制程、电浆浸没离子注入(plasmaimmersionionimplantation,piii)制程、气体和/或固体源扩散制程、其他合适的制程或其组合来实现掺杂。磊晶结构320可以进一步暴露于退火制程，例如快速热退火制程。在退火之后，硅锗(sige)将尝试恢复其晶格常数，从而将压缩应力引入所得的半导体装置的通道区域，所述半导体装置可以是p型半导体装置。在整个说明书中，硅锗(sige)磊晶区域可选地称为硅锗(sige)应力源。在替代实施例中，可以生长诸如硅碳(sic)的其他半导体材料，以在所得的半导体装置的通道中产生拉应力，所述半导体装置可以是n型半导体装置。在部分实施例中，磊晶结构320的厚度t2为约3nm至约8nm。在部分实施例中，如果磊晶结构320是n型磊晶结构，则磊晶结构320可以由磷化硅(sip)、砷化硅(sias)、磷锗化硅(sigep)、砷锗化硅(sigeas)、磷化锗(gep)、砷化锗(geas)或其他锡锗化硅(sigesn)的iii-vs材料制成。在部分实施例中，如果磊晶结构320是p型磊晶结构，则磊晶结构320可以由硼化硅(sib)、镓化硅(siga)、硼锗化硅(sigeb)、镓锗化硅(sigega)、硼化锗(geb)、镓化锗(gega)或其他锡锗化硅(sigesn)的iii-vs材料制成。

参考图7。移除图6a的掩模330。接触蚀刻停止层(contactetchstoplayer,cesl)410共形地形成在图6a的结构上。在部分实施例中，接触蚀刻停止层410可以是一个或多个应力层。在部分实施例中，接触蚀刻停止层410具有拉应力并且由氮化硅(si3n4)形成。在一些其他实施例中，接触蚀刻停止层410包括诸如氮氧化物的材料。在又一些其他实施例中，接触蚀刻停止层410可以具有包括多个层的复合结构，例如覆盖氧化硅层的氮化硅层。可以使用电浆增强化学气相沉积(pecvd)形成接触蚀刻停止层410，然而，也可以使用其他常用方法，例如低压化学气相沉积(lpcvd)、原子层沉积(ald)等。

接着在接触蚀刻停止层410上形成层间介电质(ild)420。可以透过化学气相沉积(cvd)、高密度电浆化学气相沉积(high-densityplasmachemicalvapordeposition)、旋涂、溅射或其他合适的方法形成层间介电质420。在部分实施例中，层间介电质420包括氧化硅。在一些其他实施例中，层间介电质420可以包括氮氧化硅、氮化硅或低介电常数材料。可以对层间介电质420执行退火制程以固化层间介电质420。

在执行化学机械平坦化(chemicalmechanicalplanarization,cmp)之后，使层间介电质420和接触蚀刻停止层410的顶表面与虚设栅极电极222和虚设图案232的顶表面齐平。如此，移除图5中的硬掩模层224、234，并且从层间介电质420和接触蚀刻停止层410中暴露出虚设栅极电极222和虚设图案232。可以对层间介电质420执行另一退火制程以进一步固化层间介电质420。

参考图8a至图8d中，图8b是沿图8a的线b--b的横截面图，图8c是沿图8a的线c-c的横截面图，图8d是沿着图8a的线d-d的横截面图。在部分实施例中，采用替代栅极(replacementgate,rpg)制程方案。在替代栅极制程方案中，形成虚设多晶硅栅极(在此系指虚设栅极电极222和虚设图案232)，并且在执行高热预算制程(highthermalbudgetprocesses)之后由金属栅极替换。在部分实施例中，去除虚设栅极电极222和虚设图案232(参见图5)以形成开口505a、505b、505c、505d、505e，其中间隔物结构310作为其侧壁。也就是说，间隔物结构310限定开口505a、505b、505c、505d、505e。在一些其他实施例中，也移除界面层210(参见图图6b和图6c)。或者，在部分实施例中，在界面层210保留的同时去除虚设栅极电极222和虚设图案232。可以透过干式蚀刻、湿式蚀刻或干式和湿式蚀刻的组合来去除虚设栅极电极222和虚设图案232(以及界面层210)。例如，湿式蚀刻制程可包括暴露于含氢氧化物的溶液(例如氢氧化铵)、去离子水和/或其他合适的蚀刻剂溶液。

介电层510共形地形成在开口505a至开口505e中和层间介电质420上方。在部分实施例中，介电层510可以是具有高介电常数(高κ)介电层，其介电常数(κ)高于二氧化硅(sio2)的介电常数，即κ>3.9。在形成介电层510期间，执行原位掺杂制程以掺杂介电层510。在部分实施例中，此制程中使用的掺杂剂可包括硅(si)和/或金属元素(例如锆(zr)、铝(al)、镧(la)、钇(y)、钆(gd)、锶(sr))和/或其他合适的材料。如此，介电层510可以包括掺杂的二氧化铪(hfo2)、锆钛酸铅(leadzirconatetitanate,pzt)、氧化镧(lao)、氧化铝(alo)、氧化锆(zro)、氧化钛(tio)、氧化钽(ta2o5)、氧化钇(y2o3)、钛酸锶(srtio3(sto))、钛酸钡(batio3(bto))、锆酸钡(bazro)、氧化锆铪(hfzro)、氧化镧铪(hflao)、氧化硅铪(hfsio)、氧化硅拦(lasio)、氧化硅铝(alsio)、氧化钽(hftao)、氧化钛铪(hftio)、钛酸(钡、锶)(ba、sr)tio3(bst))、氧化铝(al2o3)或其他合适的材料。透过合适的技术沉积介电层510，例如热原子层沉积、电浆辅助原子层沉积(peald)、化学气相沉积、物理气相沉积、热氧化、其组合或其他合适的技术。在部分实施例中，使用四氯化铪(hfcl4)、四(二甲胺基)铪(tdma-hf)或四(乙基甲基氨基)铪(tema-hf)作为前驱物并使用臭氧(o3)、水(h2o)或氧(o2)作为氧化剂来形成介电层510。形成过程在约100℃至约500℃，约0.1托(torr)至约300托下进行。脉冲时间(pulsetime)为约0.01秒至约200秒，清洗时间(purgetime)为约0.01秒至约500秒。

参考图9a和图9b，其中图9a和图9b的横截面位置与图8c和图8d的横截面位置相同。预期介电层510是顺电的并且在此阶段具有非晶晶体结构。如此，执行至少一个预测试过程610以测试介电层510的(物理)特性。

在部分实施例中，执行各种预测试过程610。例如，执行压电响应力显微镜测量、x射线绕射测量和椭圆偏振术测量测量。如此，可以获得介电层510的铁电性、晶体结构和厚度。在这个阶段，预期介电层510是顺电的(如图2a所示)并具有非晶晶体结构(如图2b所示)和特定的厚度。在部分实施例中，介电层510的厚度在约0.1nm至约50nm的范围内。如果介电层510不是顺电的和/或具有其他种类的晶体结构，则在部分实施例中可以认为介电层510是失败的。

参考图10。覆盖层710共形地形成在介电层510上。覆盖层710可以包括金属及其氮化物(例如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮硅化钛(tisin)、氮硅化钽(tasin))或其他材料，例如铂(pt)、金(au)、钨(w)或其组合。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积(metal-organicchemicalvapordeposition,mocvd)和原子层沉积来沉积覆盖层710。

参考图11a至图11d，其中图11b是沿图11a的线b-b的横截面图，图11c是沿图11a的线c-c的横截面图，图11d是沿着图11a的线d-d的横截面图。对覆盖层710执行图案化制程。在部分实施例中，去除开口505d中至少一部分的覆盖层710。如此，剩余的覆盖层710形成在开口505a、505b、505c、505e中而不是在开口505d中，并且暴露开口505d中的介电层510。可以透过执行蚀刻制程来图案化覆盖层710。

在覆盖层710和介电层510上执行退火制程。当退火非晶介电层510时，其结晶以形成高温四方变形(hightemperaturetetragonalmodification)。在退火制程的冷却过程中，覆盖层710提供从介电层510的高温四方相(hightemperaturetetragonalphase)到高压铁电正交相(highpressureferroelectricorthorhombicphase)的机械应力。因此，退火的介电层510'是铁电的并且具有正交相。在部分实施例中，退火制程可以是尖峰式退火制程(spikeannealingprocess)、浸入式退火制程(soakannealingprocess)或其他合适的退火制程。退火制程可以在约400℃至约1000℃的温度范围内进行。

退火的介电层510'的铁电性提供负电容。与不具有铁电材料的半导体装置相比，使用具有负电容的铁电材料允许形成具有更低次临界摆幅(subthresholdswing,ss)的半导体装置。次临界摆幅表示关闭和接通晶体管电流的容易性，并且是决定半导体装置的开关速度的因素。因此，与不具有铁电材料的半导体装置相比，低次临界摆幅允许具有更高开关速度的半导体装置。

参考图12a至图12d，其中图12b是沿图12a的线b-b的横截面图，图12c是沿图12a的线c-c的横截面图，图12d是沿着图12a的线d-d的横截面图。去除开口505c、505e中的退火的覆盖层710'，以暴露开口505c、505e中退火的介电层510'。开口505c中退火的介电层510'的部分可以被称为三维(3d)测试结构(诸如鳍状)，而开口505d、505e中退火的介电层510'可以被称为二维(2d)测试结构(如平面结构)。另一方面，开口505a、505b中退火的覆盖层710'的剩余部分可以称为阻挡层。

在开口505c至开口505e中退火的介电层510'上执行后测试过程910。后测试过程910可以是压电响应力显微镜测量过程、x射线绕射测量过程或椭圆偏振术测量过程。在部分实施例中，执行各种后测试过程910。例如，执行压电响应力显微镜测量、x射线绕射测量和椭圆偏振术测量。如此，可以获得介电层510'的铁电性、晶体结构和厚度。在这个阶段，预期在开口505c、505e中的介电层510'(同理在开口505a、505b中的介电层510')是铁电的(如图3a所示)并具有正交晶体结构(如图3b所示)，并且预期介电层510'的厚度为介电层510的厚度(参见图9a和图9b)。另一方面，由于在退火制程期间开口505d中的介电层510(参见图11d)被暴露，所以开口505d中的介电层510'可能不是铁电的并且具有其他种类的晶体结构。也就是说，开口505d中的介电层510'可以是相对于开口505a、505b、505c、505e中的介电层510'的参考。

参考图13a和图13b，其中图13b是沿图13a的线b-b的横截面图。功函数金属层1010共形地形成在覆盖层710'和介电层510'上。在部分实施例中，功函数金属层1010可包括单层或多层，例如功函数膜、衬垫膜、润湿膜(wettingfilm)和粘附膜(adhesionfilm)。功函数金属层1010可以包括钛(ti)、铝化钛(tial)、氮铝化钛(tialn)、碳化钽(tac)、氮碳化钽(tacn)、氮硅化钽(tasin)、锰(mn)、锆(zr)、氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、氮化钨(wn)、钴(co)、铝(al)或任何合适的材料。功函数金属层1010可以透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程形成。

参考图14a和图14b，其中图14b是沿图14a的线b-b的横截面图。对功函数金属层1010执行图案化制程。即，部分地去除功函数金属层1010。在部分实施例中，去除开口505a中至少一部分的功函数金属层1010。如此，功函数金属层1010形成在开口505b(505c、505d、505e)中而不是开口505a中。可以透过执行蚀刻制程来图案化功函数金属层1010。

参考图15a至图15d，其中图15b是沿图15a的线b-b的横截面图，图15c是沿图15a的线c-c的横截面图，图15d是沿图15a的线d-d的横截面图。剩余的开口505a至开口505e在功函数金属层1010和/或覆盖层710'上填充有金属材料1110。在部分实施例中，金属材料1110包括钨(w)。透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积金属电极。在一些其他实施例中，金属材料1110包括铝(al)、铜(cu)或其他合适的导电材料。

应用化学机械平坦化制程以去除过量的金属材料1110、功函数金属层1010、覆盖层710'和介电层510'，以提供实质上平坦的顶表面。在开口505a中剩余的金属材料1110、剩余的覆盖层710'和的剩余的介电层510'形成n型装置10的栅极堆叠g1。在开口505b中剩余的金属材料1110、剩余的功函数金属层1010、剩余的覆盖层710'和剩余介电层510'形成p型装置20的栅极堆叠g2。

此外，开口505c中剩余的金属材料1110、剩余的功函数金属层1010和剩余的介电层510'形成测试图案p1，开口505d中剩余的金属材料1110、剩余的功函数金属层1010和剩余的介电层510'形成测试图案p2，并且开口505e中剩余的金属材料1110、剩余的功函数金属层1010和剩余的介电层510'形成测试图案p3。测试图案p1覆盖半导体鳍片114的第二部分114b(参见图4)，并且不覆盖半导体鳍片114的第一部分114a(参见图4)和第三部分114c。开口505d中剩余的介电层510'和开口505c(505e)中剩余的介电层510'具有不同的铁电性和晶体结构。在部分实施例中，开口505d中的剩余的介电层510'和开口505c(505e)中剩余的介电层510'具有实质上相同的厚度。这里使用的术语“实质上”可以用于修改任何可以允许变化的定量表示，而不会导致与其相关的基本功能的变化。

在部分实施例中，测试图案p1(p2和/或p3)的布局面积大于栅极堆叠g1(g2)的布局面积。例如，测试图案p1(p2和/或p3)的布局面积是栅极堆叠g1(g2)的布局面积的约10倍至约10000倍的范围内。应理解，根据工业习惯，栅极堆叠g1、g2和测试图案p1、p2、p3并未按比例绘制。实际上，为了清楚起见，图中的栅极堆叠g1、g2和测试图案p1、p2、p3的尺寸可以任意增大或减小。利用这种配置，测试图案p1、p2、p3提供足够的区域来执行上述测量过程(例如图9a和图9b的预测试过程610以及图12c和图12d的后测试过程910)。相反地，栅极堆叠g1、g2的布局区域太小而不能执行测量过程。

参考图16a至图16d，其中图16b是沿图16a的线b-b的横截面图，图16c是沿图16a的线c-c的横截面图，图16d是沿图16a的线d-d的横截面图。互连结构1210形成在图15a的结构上。具体地，互连结构1210包括层间介电质1212和位于层间介电质1212中的导体(诸如通孔1214、1216和导电线1218)。通孔1214将栅极堆叠g1和导电线1218互连，并且通孔1216将栅极堆叠g2和导电线1218互连。然而，在一些其他实施例中，互连结构1210是多层。例如，互连结构1210具有多层导电线1218，并且栅极堆叠g1透过通孔1214连接到其中一条导电线1218，而栅极堆叠g2透过通孔1216连接到另一条导电线1218。

另一方面，测试图案p1、p2、p3与层间介电质1212中的导体电隔离。亦即，测试图案p1、p2、p3没有互连结构1210中的任何通孔和任何导电线。换言之，层间介电质1212完全覆盖测试图案p1、p2、p3的顶表面。如此，测试图案p1、p2、p3可以被认为是“漂浮的”。也就是说，没有电信号提供给测试图案p1、p2、p3。

根据图4至图16d所示，半导体装置包括退火的介电层510'。退火的介电层510'是铁电的。退火的介电层510'的铁电性提供负电容。与不具有铁电材料的半导体装置相比，使用具有负电容的铁电材料允许形成具有更低次临界摆幅(ss)的半导体装置。与没有铁电材料的半导体装置相比，低次临界摆幅允许具有更快开关速度的半导体装置。此外，可以在制造期间形成测试图案p1、p2、p3。此外，由于预测试过程610和后测试过程910是在线监测，即在制造期间的监测，并且非破坏性地，因此退火的介电层510'的特性可以以较短的周期时间和较低的成本进行研究和控制。

图图17a至图17c是根据本揭露的部分实施例中半导体装置的横截面图，其中图17a、图17b和图17c的横截面位置与图15b、图15c和图15d的横截面位置相同。在部分实施例中，如果退火的覆盖层710'(参见图15b)的性能改变，则退火的覆盖层710'可能不能阻止介电层510'和功函数金属层1010之间的相互扩散和反应。如此，透过执行例如蚀刻制程以移除退火的覆盖层710'。

在退火的介电层510'上方并且在形成功函数金属层1010之前形成阻挡层1310。阻挡层1310导电并防止金属、硅或介电材料之间的相互扩散和反应。阻挡层1310可包括难熔金属及其氮化物(例如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮硅化钛(tisin)、氮硅化钽(tasin))。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积(metal-organicchemicalvapordeposition,mocvd)或原子层沉积来沉积阻挡层1310。在部分实施例中，阻挡层1310不是退火层。

在部分实施例中，在形成介电层510(图8a)之前可以在开口505a至开口505b中形成高介电常数介电层1320，以改善半导体装置的栅极和通道之间的漏电流。介电层510'和高介电常数介电层1320具有不同的铁电性和晶体结构。例如，介电层510'是铁电的并且具有正交相，而高介电常数介电层1320是顺电的并且具有非晶相或除正交之外的其他相。

开口505a中的金属材料1110、阻挡层1310、介电层510'和高介电常数介电层1320形成n型装置10的栅极堆叠g1。开口505b中的金属材料1110、功函数金属层1010、阻挡层1310、介电层510'和高介电常数介电层1320形成p型装置20的栅极堆叠g2。

应理解，图16a中的互连结构1210的布局是说明性的，并且不应用来限制本揭露请求保护的范围。本领域中具通常知识者可以根据实际情况为互连结构1210设计合适的布局。此外，只要栅极堆叠g1、g2电连接到互连结构1210的任何通孔和/或导电线并且测试图案p1、p2、p3没有互连结构1210的任何通孔和/或导电线，则该实施例落入本揭露的范围内。

在图17b中，开口505c中的金属材料1110、功函数金属层1010、阻挡层1310、介电层510'、高介电常数介电层1320形成测试图案p1。在图17c中，开口505d中的金属材料1110、功函数金属层1010、阻挡层1310、介电层510'和高介电常数介电层1310形成测试图案p2，并且开口505e中的金属材料1110、功函数金属层1010、介电层510'和高介电常数介电层1310形成测试图案p3。在部分实施例中，可以省略高介电常数介电层1320。在一些其他实施例中，可以在图15a至图15d中添加高介电常数介电层1320。图17a至图17c中的半导体装置的其他相关结构细节与图15a至图15d中的半导体装置类似，因此，在下文中将不再对此重复进行描述。

根据部分实施例，半导体装置包括退火的介电层。退火的介电层是铁电的。退火的介电层的铁电性提供负电容。与不具有铁电材料的半导体装置相比，使用具有负电容的铁电材料允许形成具有更低次临界摆幅(ss)的半导体装置。与没有铁电材料的半导体装置相比，低次临界摆幅允许具有更快开关速度的半导体装置。此外，由于预测试过程和后测试过程是在线监测，即在制造期间进行监测，并且是非破坏性的，因此可以以短周期和低成本的方式研究和控制退火的介电层的性质。

根据部分实施例，一种用于测试半导体结构的方法包括在基板的测试区域上方形成介电层。在介电层上形成覆盖层。退火介电层和覆盖层。移除退火的覆盖层。在线测试退火的介电层的铁电性。

在部分实施例中，在线测试退火的介电层的铁电性包括在退火的介电层上执行压电响应力显微镜测量。

在部分实施例中，此方法还包括在线测试退火的介电层的晶体结构。

在部分实施例中，在线测试介电层的晶体结构包括在退火的介电层上执行x射线绕射(xrd)测量。

在部分实施例中，此方法还包括在形成覆盖层之前在线测试介电层的晶体结构。

在部分实施例中，此方法还包括在线测试退火的介电层的厚度。

在部分实施例中，此方法还包括在形成覆盖层之前在线测试介电层的厚度。

根据部分实施例，一种用于测试半导体结构的方法包括在基板的测试区域上方形成第一虚设图案。在基板上形成层间介电质以围绕第一虚设图案。移除第一虚设图案以在层间介电质中形成第一开口。在第一开口中形成介电层。在介电层上形成覆盖层。退火介电层和覆盖层。移除第一开口中退火的覆盖层。在线测试在第一开口中退火的介电层的晶体结构。

在部分实施例中，此方法还包括在基板的装置区域上方形成虚设栅极结构。在基板上形成层间介电质以围绕虚设栅极结构。移除虚设栅极结构以在层间介电质中形成第二开口。介电层的一部分和覆盖层的一部分形成在第二开口中。

在部分实施例中，此方法还包括在基板的测试区域上方形成掩模以覆盖第一虚设图案，同时使虚设栅极结构未被覆盖。在邻近虚设栅极结构的地方形成磊晶结构。

在部分实施例中，此方法还包括在移除第一开口中退火的覆盖层之后在退火的介电层上方形成金属层。

在部分实施例中，在第二开口中部分的退火的覆盖层上进一步形成金属层。

在部分实施例中，此方法还包括在基板的测试区域上方形成第二虚设图案。在基板上形成层间介电质以包围第二虚设图案。移除第二虚设图案以在层间介电质中形成第三开口。介电层的一部分形成在第三开口中。在退火介电层和覆盖层之前，移除第三开口中一部分的覆盖层。

在部分实施例中，此方法还包括在线测试第三开口中退火的介电层的晶体结构。

根据部分实施例，半导体结构包括基板、测试图案、栅极结构和层间介电质。基板具有测试区域和装置区域。测试图案位于基板的测试区域上方。测试图案包括铁电介电层和多个金属层。铁电介电层在基板上。金属层位于铁电介电层上方。栅极结构位于基板的装置区域上方。金属层和栅极结构上的层间介电质中并没有导体电连接到金属层。

在部分实施例中，测试图案的布局面积大于栅极结构的布局面积。

在部分实施例中，测试图案的布局面积是栅极结构的布局面积的约10倍至约10000倍。

在部分实施例中，半导体结构还包括在基板的测试区域上方的半导体鳍片。半导体鳍片包括第一部分、第二部分和第三部分。第二部分位于第一部分和第三部分之间，并且测试图案覆盖第二部分并且不覆盖第一部分和第三部分。

在部分实施例中，栅极结构包括铁电介电层，并且测试图案和栅极结构的铁电介电层由相同的材料制成。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应当理解，他们可以容易地使用本揭露作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该理解，这样的等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。