浅沟槽隔离结构和半导体器件的制作方法

本实用新型涉及集成电路制造技术领域，尤其涉及一种浅沟槽隔离结构和半导体器件。

背景技术：

随着半导体元件特征尺寸的不断缩小，元件之间的隔离区域随之也要进行相应的缩小且变得相当重要，以防止相邻的元件发生短路的现象。浅沟槽隔离 (Shallow Trench Isolation，STI)技术已成为目前的半导体器件制造中的主流隔离技术，请参考图1，STI技术具体是以氮化硅(未图示)为保护层，通过光刻与蚀刻在半导体衬底100中刻出浅沟槽，再填入氧化硅(例如是高浓度等离子体二氧化硅HDP oxide)102作为介电物质，以形成STI结构11，用于实现集成电路中相邻元器件之间电学隔离。但是由于后续制程中存在一些对氧化硅的湿法刻蚀工艺，例如对半导体衬底100表面上的垫氧化层101进行湿法刻蚀，因湿法刻蚀各向同性的特点，STI结构11靠近有源区(Active Area，AA)的边角会受到这些湿法刻蚀工艺的刻蚀，而产生边沟(divot)103，该边沟103会造成形成的元件漏电，甚至造成集成电路失效。

因此，需要一种新的浅沟槽隔离结构和具有该浅沟槽隔离结构的半导体器件，能够消除STI结构的divot现象，避免造成元件漏电等问题，改善器件的可靠性。

技术实现要素：

本实用新型的目的在于提供一种浅沟槽隔离结构和半导体器件，能够消除浅沟槽隔离结构的边沟，避免造成元件漏电等问题，改善器件的可靠性。

为了实现上述目的，本实用新型提供一种浅沟槽隔离结构，包括：

介电材料层，填充于半导体衬底的沟槽中，且所述介电材料层的顶表面高于半导体衬底的顶表面以形成凸出侧壁；以及，

绝缘侧墙，形成于所述介电材料层的所述凸出侧壁上。

可选地，所述绝缘侧墙的厚度为5nm～35nm。

可选地，所述沟槽在所述半导体衬底中的深度为300nm～600nm。

可选地，所述沟槽沿倾斜的第一方向延伸，所述第一方向与从左至右的水平方向之间的夹角为5°～85°。

本实用新型还提供一种半导体器件，包括：

半导体衬底，具有沟槽；以及，

本实用新型所述的浅沟槽隔离结构，所述浅沟槽隔离结构形成于所述沟槽中，且所述浅沟槽隔离结构的顶表面高于所述半导体衬底的顶表面。

可选地，所述半导体器件为存储器，所述半导体衬底上定义有一核心区和一外围区，所述核心区和所述外围区之间利用一所述浅沟槽隔离结构相互隔离，所述半导体衬底的所述核心区中还具有多个所述浅沟槽隔离结构，所述半导体衬底的所述外围区中还具有所述浅沟槽隔离结构，且所述核心区的浅沟槽隔离结构的顶部宽度小于所述外围区的浅沟槽隔离结构的顶部宽度，所述核心区的浅沟槽隔离结构对应的沟槽深度小于所述外围区的浅沟槽隔离结构对应的沟槽深度。

可选地，所述核心区中的所有的浅沟槽隔离结构在所述核心区的半导体衬底中界定出多个按照阵列排布的有源区，所述半导体器件还包括：形成于各个所述有源区上的存储单元，所有的所述存储单元形成存储阵列于所述核心区中；以及，形成于所述外围区中的外围电路，所述外围电路与所述存储阵列中的相应的所述存储单元电连接。

与现有技术相比，本实用新型的浅沟槽隔离结构和半导体器件，具有以下有益效果：

1、通过在半导体衬底以上的介电材料层的凸出侧壁上形成绝缘侧墙，来消除浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠性。

2、能够通过形成的浅沟槽隔离结构来将半导体衬底划分为核心区和外围区，并可以使得核心区和外围区的浅沟槽隔离结构的关键尺寸不同，适用于集成电路存储器等半导体器件产品的制造。

附图说明

图1是现有的具有边沟问题的浅沟槽隔离结构的剖面示意图。

图2是本实用新型具体实施例的浅沟槽隔离结构的制备方法流程图。

图3A和图4A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤S1时制造具有第一沟道的硬掩膜层过程中的俯视结构示意图。

图3B是沿图3A中的XX’线的剖面结构示意图。

图4B是沿图4A中的XX’线的剖面结构示意图。

图5A、图6A和图7A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤S1时制造硬掩膜层的第二沟道过程中的俯视结构示意图。

图5B和图5C分别是沿图5A中的XX’线、YY’线的剖面结构示意图。

图6B和图6C分别是沿图6A中的XX’线、YY’线的剖面结构示意图。

图7B和图7C分别是沿图7A中的XX’线、YY’线的剖面结构示意图。

图8A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤 S2时的俯视结构示意图(省略了硬掩膜层)。

图8B和图8C分别是沿图8A中的XX’线、YY’线的剖面结构示意图(示出了硬掩膜层)。

图9A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤 S3时的俯视结构示意图。

图9B和图9C分别是沿图9A中的XX’线、YY’线的剖面结构示意图。

图10A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤 S4时的俯视结构示意图。

图10B和图10C分别是沿图10A中的XX’线、YY’线的剖面结构示意图。

图11A、12A是本实用新型具体实施例的浅沟槽隔离结构的制备方法中执行步骤S4过程中的俯视结构示意图。

图11B和图11C分别是沿图11A中的XX’线、YY’线的剖面结构示意图。

图12B和图12C分别是沿图12A中的XX’线、YY’线的剖面结构示意图。

图13是本实用新型具体实施例的半导体器件中的浅沟槽隔离结构的剖面示意图。

其中的附图标记如下：

100、300-半导体衬底；

101-垫氧化层；

102-氧化硅；

11、307-浅沟槽隔离结构(即STI结构)；

103-边沟；

300a-半导体衬底中沿XX’线延伸的第二沟槽；

300b-半导体衬底中沿YY’线的第二沟槽；

300c-半导体衬底中一个第二沟槽300a及其两侧连通的第二沟槽300b组合而成的宽沟槽；

300d-有源区；

301-硬掩膜层；

3011-硬掩膜层中的初始线条；

301a-硬掩膜层中的第一沟道；

301b-硬掩膜层中的短线条；

301c-硬掩膜层中的第二沟道；

301d-硬掩膜层中的一个第二沟道及其两侧连通的第一沟道组合成的宽沟道；

302-第一图案化层；

302a-第一图案化层中的线条；

302b-第一图案化层中的开口；

303-覆盖层；

303a-覆盖层中的开口；

304-第二图案化层；

304a-第二图案化层中的开口；

305-介质材料层；

305a-介质材料层的凸出侧壁；

306-绝缘介质层；

306a-绝缘侧墙；

307-浅沟槽隔离结构；

3071-外围区中的浅沟槽隔离结构；

3072-核心区中的浅沟槽隔离结构；

I-外围区；

II-核心区；

H1-外围区中的浅沟槽隔离结构在半导体衬底300中的掩埋深度；

H2-核心区中的浅沟槽隔离结构在半导体衬底300中的掩埋深度；

W1-外围区中的浅沟槽隔离结构的顶部宽度；

W2-核心区中的浅沟槽隔离结构的顶部宽度；

D-绝缘侧墙306a的线宽。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

请参考图2，本实用新型提供一种浅沟槽隔离结构的制备方法，包括如下步骤：

S1，提供半导体衬底，并形成硬掩膜层于所述半导体衬底上，所述硬掩膜层中形成有第一沟槽；

S2，以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成对应所述第一沟槽的第二沟槽在所述半导体衬底中；

S3，填充介电材料层于所述第二沟槽和所述第一沟槽中，所述介电材料层填满所述第一沟槽和所述第二沟槽；

S4，去除所述硬掩膜层，所述介电材料层中对应所述第一沟槽的部分相对于所述半导体衬底的表面凸出以形成凸出侧壁；

S5，形成绝缘侧墙于所述介电材料层的所述凸出侧壁上。

图3A、图4A、图5A、图6A、图7A是本实施例的浅沟槽隔离结构的制备方法在执行步骤S1过程中的俯视结构示意图，图3B是沿图3A中XX’线的剖面结构示意图，图4B是沿图4A中XX’线的剖面结构示意图；图5B是沿图5A 中XX’线的剖面结构示意图；图6B是沿图6A中XX’线的剖面结构示意图；图 7B是沿图7A中XX’线的剖面结构示意图；图6C是沿图6A中YY’线的剖面结构示意图；图7C是沿图7A中YY’线的剖面结构示意图。

请参考图3A至图3B、图4A至图4B、图5A至图5C、图6A至图6C以及图7A至图7C，在步骤S1中，需要提供一半导体衬底300，并在所述半导体衬底300上形成具有第一沟槽的硬掩膜层301，所述第一沟槽用于形成所述半导体衬底300中需要的第二沟槽，因此在硬掩膜层301中形成的第一沟槽的尺寸、形状以及延伸方向均可以根据实际要制作的半导体器件来调整。下面以制造存储器的存储阵列中各个存储单元间的隔离沟槽的目的为例来详细说明本实用新型形成具有第一沟槽的硬掩膜层301方案，具体包括以下过程：

步骤一、请参考图3A和图3B，提供一半导体衬底300，半导体衬底300 为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs) 基底或者绝缘体上锗基底等。然后，可以采用热氧化工艺、化学气相沉积工艺或原子层沉积工艺等在半导体衬底300的表面形成一层垫氧化层(未图示)。接着，采用热氧化工艺、原子层沉积工艺或化学气相沉积工艺在所述垫氧化层的表面上沉积一定厚度的氮化硅或者氮氧化硅等同所述半导体衬底300的材料之间存在较高选择比的介质材料，形成介质材料膜层(未图示)。该介质材料膜层和垫氧化层组成本实施例的硬掩膜层301。另外，在所述半导体衬底300表面所在的平面内可以预先定义有相互垂直的横向(即图3A中的XX’延伸方向)及纵向(未图示，即沿图3A中从左至右的水平方向)，例如当该浅沟槽隔离结构用于定义存储阵列中的存储单元对应的有源区时，可以定义横向是与字线的延伸方向(如图8A中的LL’线延伸方向)或位线的延伸方向(如图8A中的YY’线延伸方向)呈一定夹角的方向，纵向是和横向垂直相交的方向。当然，在本实用新型的其他实施例中，也可以定义横向是与字线的延伸方向或位线的延伸方向相同的方向，纵向和横向垂直相交的方向。

步骤二、请继续参考图3A和图3B，可以用光致抗蚀剂(未图示)涂覆硬掩膜层301的表面，并且可以执行曝光工艺和显影工艺等以形成第一图案化层 302，第一图案化层302可以具有若干条平行且等间隔排布的线条302a，相邻线条302a之间具有暴露出硬掩膜层301表面的呈线形的开口302b。其中，所述线条302a沿第一方向(如图5A中的YY’线方向所示，即存储器的位线方向)延伸，所述线条302a与XX’线之间具有5°～85°的第一夹角，即线条302a与图 3A中的从图左至图右的水平方向(即预先定义好的与XX线’垂直的纵向)的夹角与所述第一夹角之和等90°，即线条302a与图3A的从左至右水平方向(即从图左边至图右边的方向)的夹角也在5°～85°的范围内。

步骤三、请参考图4A、图4B，以所述第一图案化层302为掩膜，采用等离子体干法刻蚀工艺刻蚀所述硬掩膜层301至所述半导体衬底300的表面，以将所述第一图案化层302的图案转移至所述硬掩膜层301中。此时所述硬掩膜层 301中形成了沿所述第一方向延伸的初始线条3011(即所述硬掩膜层301的图案)，并由相邻两条所述初始线条3011之间界定出第一沟道301a，也就是说，第一沟道301a位于相邻初始线条3011之间，是硬掩膜层301的图案空隙，且所述第一沟道301a底部暴露出半导体衬底300的表面。

步骤四、请参考图5A～5C，可以通过灰化工艺等去除所述第一图案化层302，并通过旋涂、气相沉积等工艺在所述硬掩膜层301上形成覆盖层303，覆盖层 303的厚度足以填满第一沟道301a(即硬掩膜层301的图案空隙)，并能够提供平坦的上表面，其材质例如是非晶碳、多孔碳、有机介电材料(ODL)等能够在沉积之后自发的形成平坦上表面的材料，也可以是氧化硅、氮氧化硅、氮化钛等需要顶面平坦化的材料，这些材料需要进一步结合化学机械抛光工艺才能提供平坦的上表面，且覆盖层303的选材要与硬掩膜层301具有较高的刻蚀选择比，以有利于后续去除；然后，再用光致抗蚀剂(未图示)涂覆覆盖层303 的表面，并且可以执行曝光工艺和显影工艺等以形成第二图案化层304，所述第二图案化层304与所述第一图案化层302的图案不同，具有对准所述硬掩膜层 301的初始线条3011并暴露出所述初始线条3011的部分区域的图案(即图5A 中的开口304a)。另外，每一条初始线条3011上方的开口304a沿所述第一方向等间距排布，该间距最终限定出后续需要在半导体衬底300中形成的有源区的大小及位置。

步骤五、请参考图6A～6C，以所述第二图案化层304为掩膜，采用等离子体干法刻蚀工艺刻蚀所述覆盖层303，且所述刻蚀停止在所述硬掩膜层301的初始线条3011的表面上，以将所述第二图案化层304中的图案转移到所述覆盖层 303中，此时，覆盖层303中形成了位于所述硬掩膜层301的初始线条3011上方的开口303a，开口303a的沿XX’线延伸方向的宽度可以等于或大于初始线条3011沿XX’线延伸方向的宽度，开口303a沿所述第一方向(即YY线延伸) 的长度小于初始线条3011沿YY’线延伸方向的长度，每条初始线条3011上方的覆盖层303可以沿所述初始线条3011设有多个相间的开口303a，以用于后续对初始线条3011的多处地方进行刻蚀分割。

步骤六、请参考图7A～7C，去除所述第二图案化层304，并以所述覆盖层 303为掩膜，采用等离子体干法刻蚀工艺刻蚀硬掩膜层301的初始线条3011至所述半导体衬底300的表面，以将所述覆盖层303中的图案转移到所述硬掩膜层301中，此时硬掩膜层301的图案实际上是第一图案化层302和第二图案化层304的图案组合，以共同在所述半导体衬底300中组合成本实用新型所要得到的半导体衬底300图案，例如，本实施例中，硬掩膜层301被第一图案化层 302和第二图案化层304的图案组合后划分成了阵列，该阵列具有沿第一方向(即 YY’线延伸方向)延伸的呈平行四边形的线条301b，沿第一方向上分布的相邻两个线条301b之间具有第二沟道301c，沿XX’线延伸方向上分布的相邻两个线条301b错位分布且两者之间具有第一沟道301a，而沿XX’线延伸方向上分布的两个正对的线条301b之间的两个第一沟道301a在侧壁处与第二沟道301c连通，形成一个较宽的宽沟道301d，也可以说所述第二沟道301c与其对应的线条301b 两侧的第一沟道301a的侧壁连通，由此形成所述宽沟道301d。即所述硬掩膜层 301中的第一沟道301a和第二沟道301c沟槽了形成所述硬掩膜层301的第一沟槽(301a+301c+301d)。之后，可以去除剩余的覆盖层303，以暴露出所述硬掩膜层301的表面。

图8A是本实施例的浅沟槽隔离结构的制备方法在执行步骤S2过程中的俯视结构示意图，且图8A是省略了硬掩膜层后具有沟槽的半导体衬底300的俯视结构示意图；图8B是沿图8A中XX’线的剖面结构示意图；图8C是沿图8A中 YY’线的剖面结构示意图。

请参考图8A～8C，在步骤S2中，以具有第一沟槽(即第一沟道301a和第二沟道301c的组合)的硬掩膜层301为掩膜，采用等离子体干法刻蚀工艺刻蚀所述半导体衬底300，以形成对应第二沟道301c的第二沟槽300a以及对应第一沟道301a的第二沟槽300b于所述半导体衬底300中。此时半导体衬底300被第二沟槽300b和第二沟槽300a划分为若干有源区300d排成的阵列，可以用于制作存储阵列，且第二沟槽300a沿第一方向延伸的侧壁与两侧的第二沟槽300b 连通，形成宽沟槽300c(即对应硬掩膜层301中的宽沟道301d)。每个有源区 300d的外轮廓为平行四边形，且沿第一方向(即YY’线延伸方向)等间距排布，并沿垂直于第一方向的方向(即LL’线延伸的方向)平行排列。所述第二沟槽 300b和第二沟槽300a的截面形状可以为任意形状，本示例选择为倒梯形，可以降低后续材料填充时的深宽比，改善填充空洞问题。所述第二沟槽300b和第二沟槽300a的深度范围在300纳米到600纳米之间。且由于宽沟槽300c对应的区域开口较大，而第二沟槽300a对应的区域开口较小，因此用于形成宽沟槽300c、第二沟槽300a的刻蚀工艺对宽沟槽300c和第二沟槽300a对应的区域中的刻蚀速率不同，最终使得宽沟槽300c的深度(如图)会略大于第二沟槽300a的深度，深度差在10nm～200nm范围内。

需要说明的是，在本实用新型的实施例中，根据实际需求，可以调整第一图案化层302和第二图案化层304中的图案，以改变第一图案化层302和第二图案化层304中的图案的组合效果，进而使得半导体衬底300被所有沟槽划分出的阵列排布效果不同，由此半导体衬底300被划分出的每个有源区300d的外轮廓不仅仅限于平行四边形，也可以是长方形或其他适合的形状。

图9A是本实施例的浅沟槽隔离结构的制备方法在执行步骤S3过程中的俯视结构示意图；图9B是沿图9A中XX’线的剖面结构示意图；图9C是沿图9A 中YY’线的剖面结构示意图。请参考图9A～9C，在步骤S3中，首先，可以通过热氧化工艺或原子层沉积工艺等在第二沟槽300a、300b以及宽沟槽300c的侧壁和底面上形成一层衬氧化层(未图示)，其厚度为5nm～35nm，以提高后续填充的介电材料层305的粘附性以及隔离性能；然后，可以通过高密度等离子体沉积(HDP CVD)工艺向第二沟槽300a、300b以及宽沟槽300c中填入介电材料层305，优选地，介电材料层305的介电常数K值小于3，例如为氧化硅，氮氧化硅等，以期实现更高隔离性能的隔离结构，防止漏电以及减轻电耦合效应，介电材料层305的沉积厚度足以填满第二沟槽300a、300b以及宽沟槽300c，并高出硬掩膜层301上方一定厚度；接着，致密化处理所述介电材料层305，例如进行氮离子、碳离子等离子注入并进行退火时间小于60s的快速退火或退火温度大于500℃(例如900℃、1050℃等)的高温退火，以消除所述介电材料层305 中的填充缺陷，使其变得更加致密，抑制有源区中的离子向最终形成的浅沟槽隔离结构中扩散迁移，从而减少了有源区与浅沟槽隔离结构之间产生的漏电流，实现更高隔离性能的隔离结构。然后，采用化学机械抛光(CMP)工艺平坦化所述介电材料层305的顶表面至所述硬掩膜层301的表面，以为后续工艺提供平坦的操作平台。在本实用新型的其他实施例中，也可以仅仅采用高温退火工艺来致密化处理所述介电材料层305。

图10A是本实施例的浅沟槽隔离结构的制备方法在执行步骤S4过程中的俯视结构示意图；图10B是沿图10A的XX’线的剖面结构示意图；图10C是沿图 10A的YY’线的剖面结构示意图。请参考图10A～10C，步骤S4中，可以采用湿法腐蚀工艺或者干法刻蚀工艺刻蚀去除硬掩膜层301，在此过程中，可以选用对硬掩膜层301和介电材料层305的刻蚀选择比相对小一些的刻蚀剂来刻蚀去除硬掩膜层301，以期在刻蚀去除硬掩膜层301的过程中，也能对介电材料层305 也进行一定的减薄，以降低半导体衬底300的顶表面以上的介电材料层305的厚度(或者说高度)，由此在去除硬掩膜层301后，所述介电材料层305中对应所述硬掩膜层301的第一沟槽(即第一沟道301a、第二沟道301c以及宽沟道 301d)的部分相对于所述半导体衬底300的表面凸出，均形成凸出侧壁305a。凸出侧壁305a的高度(即剩余的介电材料层305高出两侧的半导体衬底300顶表面的高度)可以为10nm～100nm，例如为20nm、30nm、40nm、50nm、60nm、 70nm或80nm。本步骤中，在去除硬掩膜层时，同时对介电材料层进行一定程度的刻蚀，能够降低介电材料层凸出衬底表面的台阶高度并使得台阶表面相对圆滑，有利于提高后续绝缘介质层306的台阶覆盖性能。

图11A和12A是本实施例的浅沟槽隔离结构的制备方法在执行步骤S4过程中的俯视结构示意图；图11B是沿图11A中的XX’线的剖面结构示意图；图 12B是沿图12A中XX’线的剖面结构示意图；图11C是沿图11A中YY’线的剖面结构示意图；图12C是沿图12A中YY’线的剖面结构示意图。请参考图 11A～11C以及图12A至图12C，在步骤S5中形成绝缘侧墙306a于半导体衬底 300上方的介电材料层305的凸出侧壁305a上，具体过程包括：

首先，请参考图11A～11C，可以采用热氧化工艺、原子层沉积工艺或化学气相沉积工艺形成绝缘介质层306于所述半导体衬底300和所述介电材料层305 上，优选为所述原子层沉积工艺，所述原子层沉积工艺可以精确地控制沉积的绝缘介质层306的厚度，进而能够控制后续形成的绝缘侧墙306a的线宽(如图 6中的D)维持在特定范围，例如5nm～35nm，在避免边沟问题的情况下，也可尽量保证能够用于制作存储单元的有源区的有效面积，避免影响存储单元等电学元件的形成，以实现存储密度的最大化。绝缘介质层306的材料可以是氧化铝、氮化钛、氮化硅、氮氧化硅或氧化硅中的至少一种。

接着，请参考图12A～12C，可以采用等离子体干法刻蚀工艺刻蚀去除所述介电材料层305顶表面以及所述半导体衬底300上的多余绝缘介质层306，以保留所述介电材料层305的凸出侧壁305a上一定厚度的绝缘介质层306而形成绝缘侧墙306a，由此形成了本实施例的每个浅沟槽隔离结构307，所述浅沟槽隔离结构307包括覆盖在第二沟槽(如图8A和10A中的300a、300b所示)侧壁和底表面上的衬氧化层、填充在所述第二沟槽(如图8A和10A中的300a、300b 所示)中且顶部高出半导体衬底300的上表面的介电材料层305以及覆盖在所述介电材料层305位于半导体衬底300以上部分的凸出侧壁305a上的绝缘侧墙 306a。此外，由于绝缘侧墙306a的底部实际上是位于有源区300d的表面上，因此需要尽量控制其线宽，避免占用太多的有源区面积，以在保证边沟消除的情况下，尽可能的增大器件密度和集成度，优选地，绝缘侧墙306a的线宽(或者说厚度，如图13中的D所示)为5nm～35nm，例如10nm、15nm、20nm、25nm 等。

由上所述，本实用新型的浅沟槽隔离结构的制备方法，是在填充于半导体衬底的相应沟槽中的介电材料层305位于半导体衬底300以上部分的凸出侧壁上形成绝缘侧墙306a，利用绝缘侧墙306a来消除沟槽顶部边界处的边沟问题，继而改善浅沟槽隔离结构307的隔离性能，避免漏电。

请参考图12A～12C和图13，本实用新型还提供一种浅沟槽隔离结构，其优选采用本实用新型提供的浅沟槽隔离结构的制备方法制备，当然并不局限于此，所述浅沟槽隔离结构307包括：填充于半导体衬底300的沟槽中的介电材料层306，且所述介电材料层305的顶表面高于半导体衬底300的顶表面以形成凸出侧壁305a；以及覆盖在所述介电材料层306的凸出侧壁305a上的绝缘侧墙 306a。也就是说，本实用新型提供的浅沟槽隔离结构307具有两个部分：掩埋在所述半导体衬底300中的部分(或者说位于半导体衬底300的顶表面以下的部分，称为第一部分)和暴露在半导体衬底300的顶表面上方的部分(或者说位于半导体衬底300的顶表面以上的部分，称为第二部分)，第二部分包括介电材料层305以及覆盖在介电材料层305的凸出侧壁上的绝缘侧墙306a。其中需要注意的是绝缘侧墙306a的底部实际上是位于有源区300d的上方，会占用一定宽度的有源区300d。其中，浅沟槽隔离结构307从顶部到底部的高度在300 纳米到600纳米之间，以控制浅沟槽隔离结构307周边的有源区300d中形成的晶体管等电子元件之间的隔离程度。此外，该浅沟槽隔离结构307的介电材料层305的K值小于3，以期隔离浅沟槽隔离结构307周边的有源区300d中形成的晶体管等电子元件，防止漏电以及减轻电耦合效应。

本实施例中，在半导体衬底300)上定义有一核心区II和一外围区I，所述核心区II和所述外围区I之间利用一所述浅沟槽隔离结构307相互隔离，在所述半导体衬底300的所述核心区II中还形成有多个所述浅沟槽隔离结构307，以界定出多个按照阵列排布的有源区300d在所述核心区II中，以适用于存储器的制造，各个有源区300d可以沿着第一方向(即图12A中的YY’线延伸方向)延伸，也就是说，在垂直于所述第一方向上的两个并列排布的有源区300d之间的浅沟槽隔离结构307沿着第一方向(即图12A中的YY’线延伸方向)延伸。所述第一方向(即图12A中的YY’线延伸方向)与图12A从左至右的水平方向之间的夹角在5°～85°。

此外，所述半导体衬底300的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N 型多晶硅衬底或P型多晶硅衬底。所述介电材料层305的材质例如包括氧化硅、氮氧化硅、氮化硅等材料中的至少一种。所述绝缘侧墙306a的材质例如包括氧化硅、氮氧化硅、氮化硅等材料中的至少一种。半导体衬底300中用于所述介电材料层305的沟槽的截面形状可以是矩形、U形或者倒梯形，所述倒梯形的沟槽的侧壁与水平方向所呈的钝角角度范围包括160°～179.9°，优选为 165°～175°，以降低介电材料层305的填充难度。

由上所述，本实用新型的浅沟槽隔离结构，由于位于半导体衬底上方的介电材料层305的凸出侧壁305a上形成有绝缘侧墙306a，因此可以通过绝缘侧墙 306a来消除沟槽顶部边界处的边沟现象，改善浅沟槽隔离结结构的隔离性能，避免漏电。

请参考图2、图3A至图12C以及图13，本实用新型还提供一种半导体器件的制备方法，其包括：采用本实用新型的浅沟槽隔离结构的制备方法制备相应的浅沟槽隔离结构307。当待制备的半导体器件为存储器时，在半导体衬底300 制备的浅沟槽隔离结构307为多个，其中某个浅沟槽隔离结构307可以将所述半导体衬底300划分为核心区II和外围区I，所述核心区II中的所有的浅沟槽隔离结构3071可以将所述核心区II的半导体衬底300划分为多个按照阵列排布的有源区300d。且采用本实用新型的浅沟槽隔离结构的制备方法可以同时将外围区I的浅沟槽隔离结构3071和核心区II中的浅沟槽隔离结构3072制备出来，而且外围区I中的元件密度相对较小，其浅沟槽隔离结构3071的线宽W1相对较大，而核心区II的元件密度较大，其浅沟槽隔离结构3072的线宽W2相对较小，进而导致在同时刻蚀外围区I和核心区II的半导体衬底300以形成浅沟槽隔离结构3071、3072所需的第二沟槽时，外围区I的第二沟槽相对较深，即外围区I中的浅沟槽隔离结构3071掩埋在半导体衬底300中的深度H1大于核心区II中的浅沟槽隔离结构3072掩埋在半导体衬底300中的深度H2。其中，H1、 H2分别在300纳米到600纳米之间，以控制周围的有源区300d中形成的晶体管等电子元件之间的隔离程度。

此外，需要说明的是，外围区I的浅沟槽隔离结构3071和核心区II中的浅沟槽隔离结构3072的尺寸、间距以及延伸方向决定了有源区阵列中各个有源区 300d的延伸方向、尺寸、形状以及间距。本实施例中，阵列中的有源区300d为平行四边形，且长度方向沿第一方向(即位线方向，图12A中的YY’线延伸方向)延伸，所述第一方向与水平方向呈5°～85°，采用倾斜方式来设置有源区 300d，可以在相同面积下，尽可能的增大有源区中的沟道长度以及阵列密度。

当用于制作存储器时，本实用新型的半导体器件的制备方法还包括：制作存储单元于各个所述有源区300d上，以形成存储阵列于所述核心区II中；以及，制作外围电路(未图示，可以包括晶体管、电容、电阻等元件)于所述外围区I 中，所述外围电路与所述存储阵列中的相应的所述存储单元电连接。

请参考图12A～12C和图13，本实用新型还提供一种半导体器件，包括：具有沟槽(300a、300b)的半导体衬底300，以及，形成于所述沟槽(如图8A和 10A中的300a、300b所示)中的浅沟槽隔离结构307，且所述浅沟槽隔离结构 307的顶表面高于所述半导体衬底300的顶表面。

本实用新型的半导体器件可以为存储器，相应地，所述半导体衬底300上定义有一核心区II和一外围区I，所述核心区II和所述外围区I之间利用一所述浅沟槽隔离结构307相互隔离，即所述半导体衬底300通过某个浅沟槽隔离结构307定义出核心区II和外围区I，所述核心区II和外围区I的半导体衬底300 中均具有沟槽(例如图8A和10A中的300a、300b、300c中的某种)，各个沟槽中均形成有浅沟槽隔离结构307，所述核心区II中可以具有呈阵列排布的浅沟槽隔离结构3072，所述核心区II中所有的浅沟槽隔离结构3072可以在所述核心区II的半导体衬底300中界定出多个按照阵列排布的有源区300d，以用于存储阵列的制造。所述外围区I中可以用于间隔相邻元件的浅沟槽隔离结构3071，而且外围区I中的元件密度相对较小，其浅沟槽隔离结构3071的线宽W1相对较大，而核心区II的元件密度较大，其浅沟槽隔离结构3072的线宽W2相对较小，进而导致在同时刻蚀外围区I和核心区II的半导体衬底300以形成所述浅沟槽隔离结构3071、3072对应的沟槽时，所述核心区II的沟槽(如图8A和10A 中的300b所示)的开口宽度(即浅沟槽隔离结构3072的顶部宽度)W2小于所述外围区I的沟槽(如图8A和10A中的300a所示)的开口宽度(即浅沟槽隔离结构3071的顶部宽度)W1，所述核心区II的沟槽深度(即浅沟槽隔离结构 3072掩埋在半导体衬底300中的深度，或者说浅沟槽隔离结构3072位于半导体衬底300的顶表面以下的部分的高度)H2小于所述外围区I的沟槽深度(即浅沟槽隔离结构3071掩埋在半导体衬底300中的深度，或者说浅沟槽隔离结构 3071位于半导体衬底300的顶表面以下的部分的高度)H1。其中，H1、H2分别在300纳米到600纳米之间，以控制周围的有源区300d中形成的晶体管等电子元件之间的隔离程度。由此可见，核心区II和外围区I的浅沟槽隔离结构307 的关键尺寸可以不同，以适用于集成电路存储器等半导体器件产品的制造。

此外，所述核心区II中的所有的浅沟槽隔离结构3072在所述核心区II的半导体衬底300中界定出为多个按照阵列排布的有源区300d，所述存储器还包括：形成于各个所述有源区300d上的存储单元和形成于所述外围区I中的外围电路，所有的所述存储单元于所述核心区II中形成存储阵列，所述外围电路与所述存储阵列中相应的所述存储单元电连接。

需要说明的是，外围区I的浅沟槽隔离结构3071和核心区II中的浅沟槽隔离结构3072是同时制作出来的，外围区I的浅沟槽隔离结构3071和核心区II 中的浅沟槽隔离结构3072的尺寸、间距以及延伸方向决定了有源区阵列中各个有源区300d的延伸方向、尺寸、形状以及间距，进而决定了存储阵列中的存储单元尺寸、字线方向和位线方向。本实施例中，存储阵列中的有源区300d为平行四边形，且长度方向沿倾斜的第一方向(即位线方向，图12A中的YY’线延伸方向)延伸，所述第一方向与图12A中从左至右的水平方向之间的夹角呈5°～85°，采用倾斜方式来设置有源区300d，可以在相同面积下，尽可能的增大有源区中的沟道长度以及存储阵列密度。在本实用新型的其他实施例中，所述第一方向可以是与图12A中的XX’线延伸方向垂直的方向，有源区300d被沿XX’线延伸方向的浅沟槽隔离结构307以及沿第一方向延伸的浅沟槽隔离结构界定呈矩形。

由上所述，本实用新型的半导体器件，由于采用了本实用新型的浅沟槽隔离结构，因此可以减少浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠度。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。