一种三维存储器的形成方法及三维存储器与流程
本申请实施例涉及半导体器件及其制造领域，涉及但不限于一种三维存储器的形成方法及三维存储器。
背景技术：
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维（3d）闪存存储器结构应运而生，例如3dnor（3d或非）闪存和3dnand（3d与非）闪存。
其中，3dnand存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
但是，为了实现3dnand的读写、擦除功能，通常在晶体管栅极需要施加比较高的工作电压。而随着器件尺寸的不断缩小，过高的栅极电压一方面会使晶体管源漏区的漏电越来越严重，另一方面还会使相邻栅极层之间产生耦合干扰，从而影响到器件的性能。
技术实现要素：
有鉴于此，本申请实施例提供一种三维存储器的形成方法及三维存储器，能够提高最终所形成的三维存储器的电学性能。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种三维存储器的形成方法，所述方法包括：
提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层；
在所述沟道通孔内形成负电容材料层；
在所述负电容材料层的表面形成存储功能层和沟道层，在所述叠层结构内形成栅极层，以形成所述三维存储器。
在一些实施例中，所述在所述负电容材料层表面形成存储功能层和沟道层，在所述叠层结构内形成栅极层，以形成所述三维存储器，包括：
在所述负电容材料层的表面形成存储功能层；
在所述存储功能层的表面形成沟道层；
刻蚀掉所述牺牲层形成所述刻蚀孔，在所述刻蚀孔内形成栅极层，以形成所述三维存储器。
在一些实施例中，所述在所述负电容材料层的表面形成存储功能层包括：
在所述负电容材料层的表面形成阻挡层；
在所述阻挡层的表面形成电荷捕获层；及
在所述电荷捕获层的表面形成隧穿层以形成存储功能层。
在一些实施例中，所述在所述沟道通孔内形成负电容材料层，包括：
沿所述沟道通孔延伸的方向，在所述沟道通孔的侧壁形成所述负电容材料层。
在一些实施例中，所述负电容材料层包括铁电材料hfzro。
第二方面，本申请实施例提供一种三维存储器的形成方法，所述方法包括：
提供一待处理的第二半导体结构，所述第二半导体结构具有通过刻蚀叠层结构中牺牲层而形成的刻蚀孔；所述叠层结构包括叠置的介质层和牺牲层；
在所述刻蚀孔内，形成栅极层以及包围所述栅极层的负电容材料层，以形成所述三维存储器。
在一些实施例中，所述在所述刻蚀孔内，形成栅极层以及包围所述栅极层的负电容材料层，包括：
沿所述刻蚀孔延伸的方向，在所述刻蚀孔的侧壁形成所述负电容材料层；
在所述负电容材料层的表面形成所述栅极层，从而形成部分包围所述栅极层的负电容材料层。
在一些实施例中，所述方法还包括：
在提供的衬底之上沉积形成叠层结构，所述叠层结构包括叠置的介质层和牺牲层；
在所述叠层结构内形成沟道通孔；
在所述沟道通孔内形成存储功能层；
在所述存储功能层的表面形成沟道层；
刻蚀掉所述牺牲层形成所述刻蚀孔。
第三方面，本申请实施例提供一种三维存储器，包括：
具有叠置的介质层和栅极层的叠层结构；
位于所述叠层结构内部的沟道通孔；
位于所述沟道通孔内的负电容材料层；
位于所述负电容材料层表面的存储功能层；和
位于所述存储功能层表面的沟道层。
第四方面，本申请实施例提供一种三维存储器，包括：
具有叠置的介质层和栅极层的叠层结构；
位于所述叠层结构内部的沟道通孔；
位于所述叠层结构内用于包围所述栅极层的负电容材料层；
位于所述沟道通孔内的存储功能层；和
位于所述存储功能层表面的沟道层。
本申请实施例提供的三维存储器的形成方法及三维存储器，由于在沟道通孔内形成了负电容材料层，这样改善了晶体管的亚阈性能，从而减少了晶体管源漏区的漏电，进而能够提高最终所形成的三维存储器的电学性能。另外，由于负电容材料的负电容效应能放大存储功能层和沟道层上的有效电压，这样使得栅极的输入电压可以减小，从而减小了相邻栅极层之间的耦合干扰。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a为相关技术中所形成的三维存储器的结构示意图；
图1b为相关技术中三维存储器在写入数据操作时电子流向示意图；
图1c为相关技术中三维存储器在擦除数据操作时空穴和电子流向示意图；
图2为本申请实施例三维存储器的形成方法的实现流程示意图；
图3a为本申请实施例提供的具有沟道通孔的叠层结构示意图；
图3b为本申请实施例形成负电容材料层的过程示意图；
图3c为本申请实施例形成阻挡层的过程示意图；
图3d为本申请实施例形成电荷捕获层的过程示意图；
图3e为本申请实施例形成隧穿层的过程示意图；
图3f为本申请实施例形成沟道层的过程示意图；
图3g为本申请实施例形成刻蚀孔的过程示意图；
图3h为本申请实施例形成三维存储器的过程示意图；
图4为本申请实施例三维存储器的形成方法的实现流程示意图；
图5a为本申请实施例提供的叠层结构示意图；
图5b为本申请实施例形成沟道通孔的过程示意图；
图5c为本申请实施例形成存储功能层的过程示意图；
图5d为本申请实施例形成沟道层的过程示意图；
图5e为本申请实施例形成刻蚀孔的过程示意图；
图5f为本申请实施例沉积负电容材料层的过程示意图；
图5g为本申请实施例形成三维存储器的过程示意图；
图6a为本申请实施例晶体管的结构示意图；
图6b为本申请实施例三维存储器的一个晶体管30nm工艺下的扫描示意图；
图7为本申请实施例三维存储器的一个晶体管的等效电容图；
图8为本申请实施例三维存储器的一个晶体管的立体结构图；
图9为本申请实施例三维存储器的晶体管与普通晶体管漏电流随栅极电压变化曲线图。
具体实施方式
为使本申请实施例的技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
为了更好地理解本申请实施例中提供的三维存储器的形成方法及三维存储器，首先对相关技术中的三维存储器的形成方法进行分析说明。
图1a为相关技术中所形成的三维存储器的结构示意图，如图1a所示，所述三维存储器包括：由介质层11和栅极层12交替叠置组成的叠层结构、存储功能层13、沟道层14、沟道接触部15和沟道通孔16。
其中，所述叠层结构在衬底上形成，所述存储功能层13包括：阻挡层131、电荷捕获层132和隧穿层133。
图1b为相关技术中三维存储器在写入数据操作时电子流向示意图，如图1b所示，写数据时，在栅极层12施加高电压，电子从沟道层向栅极层方向流动。
其中，隧穿层133可以由单层氧化物形成，也可以由如图1b所示的三层结构组成，包括：氧化物层1331、氮化物层1332和氧化物层1333，即组成o-n-o（氧化物-氮化物-氧化物）结构。
作为示例，高k介质层17的材料可以包括氧化铝或氧化铪等等，所述氧化物层1331、1333的材料可以包括氧化硅或氧化铪等等，所述氮化物层1332的材料可以包括氮氧化硅或氮氧化铪等等。
图1c为相关技术中三维存储器在擦除数据操作时空穴和电子流向示意图，如图1c所示，擦除数据时，在栅极层12施加反向电压，空穴从沟道层向栅极层方向流动，电子从栅极层向沟道层方向流动。
实施例一
图2为本申请实施例三维存储器的形成方法的实现流程示意图，如图2所示，所述方法包括以下步骤：
步骤s201，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层。
如图3a所示，所述叠层结构包括叠置的介质层31和牺牲层30，叠层结构的层数可以根据实际工艺进行确定，这里不作限定。在叠层结构内形成沟道通孔32。
在一些实施例中，所述叠层结构包括交替放置的介质层和牺牲层。如图3a所示，介质层在最底层；在另一些实施例中，也可以是牺牲层在最底层。
在一些实施例中，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构形成沟道通孔32。优选地，在一些实施例中，采用干法刻蚀工艺刻蚀所述叠层结构。
作为示例，所述介质层31的材料可以包括氮化硅或氮化铪等等。
作为示例，所述牺牲层30可以为任意一种相较于所述介质层31具有较高刻蚀选择比的材料，譬如，所述牺牲层30的材料可以包括多晶硅、碳或有机薄膜等等。
作为示例，所述叠层结构可以包括由下至上依次交替叠置的所述介质层31及所述牺牲层30，即所述叠层结构的底层及顶层均为所述介质层31，位于顶层的所述介质层31的上表面即为所述叠层结构的上表面。
步骤s202，在所述沟道通孔内形成负电容材料层。
如图3b所示，在所述沟道通孔32内形成负电容材料层33。
这里，负电容材料层33的厚度可以根据实际需要设定，此处不做限定。
作为示例，负电容材料层33的材料可以包括pbzrtio3（pzt）、srbi2ta2o9（sbt）、铪基氧化物等，其中铪基氧化物因环保、体积小、性能优异被认为是可投入实际生产的铁电负电容材料。
作为示例，步骤s202中，可以采用物理气相沉积（physicalvapordeposition，pvd）工艺、化学气相沉积（chemicalvapordeposition，cvd）工艺或原子层沉积（atomiclayerdeposition，ald）工艺于所述沟道通孔32的侧壁表面形成所述负电容材料层33。优选地，在一些实施例中，采用ald工艺于所述沟道通孔32的侧壁表面形成所述负电容材料层33。
步骤s203，在所述负电容材料层的表面形成存储功能层和沟道层，在所述叠层结构内形成栅极层，以形成所述三维存储器。
如图3h所示，在所述负电容材料层33的表面形成存储功能层34和沟道层35，并在所述叠层结构内形成了栅极层37。
作为示例，在步骤s203中，可以采用pvd、cvd或ald工艺于所述负电容材料层33的表面形成存储功能层34和沟道层35。优选地，在一些实施例中，采用ald工艺在所述负电容材料层33的表面形成存储功能层34和沟道层35。
作为示例，所述沟道层35的材料可以包括多晶硅。当然，在其他示例中，所述沟道层35的材料还可以为其他的半导体材料。
作为示例，所述存储功能层34与所述沟道层35的厚度之和可以小于所述沟道通孔32的宽度的一半，如图3h所示，此时，形成所述沟道层35后所述沟道通孔32内还保留有填充绝缘层的预留空间；在其他示例中，所述沟道层35还可以填满所述沟道通孔32。
作为示例，在所述负电容材料层33的表面形成所述存储功能层34和所述沟道层35之后还包括于所述沟道通孔32内形成填充绝缘层（未示出）的步骤。
作为示例，可以采用pvd、cvd或ald工艺于所述沟道通孔32内形成所述填充绝缘层。
作为示例，所述填充绝缘层的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层可以填满所述沟道通孔32。
作为示例，所述栅极层37的材料可以包括金属（譬如，钨或钴等等）或硅。优选地，在一些实施例中，所述栅极层37的材料可以包括掺杂多晶硅（譬如，n型掺杂的多晶硅或p型掺杂的多晶硅）。
这里，在所述叠层结构的要去除的牺牲层上设置刻蚀点，在具体工艺中可能需要翻转所述叠层结构来实现刻蚀，全部刻蚀点形成刻蚀图案，将所述牺牲层上的刻蚀图案的位置作为刻蚀起始位置进行刻蚀，在刻蚀的过程中按照所述预设速率进行刻蚀，且保证在刻蚀预设时间之后停止刻蚀。
所述预设速率为刻蚀时的刻蚀速率，所述刻蚀速率可以根据待刻蚀材料和刻蚀工艺来确定。例如，当采用湿法刻蚀工艺对所述叠层结构的牺牲层进行刻蚀时，由于牺牲层的材料是已知的，因此，可以根据牺牲层的材料和刻蚀液的浓度来调整所述刻蚀速率，当需要较大的刻蚀速率时，可以通过增大刻蚀液的浓度来实现；当需要较小的刻蚀速率时，可以通过减小刻蚀液的浓度来实现。
所述预设时间为刻蚀时间，所述刻蚀时间可以根据所述牺牲层的厚度和所述刻蚀速率来确定。例如，当需要刻蚀的牺牲层的厚度为h时，且根据刻蚀液确定的刻蚀速率为v时，则可以确定出刻蚀时间t为h/v。
本申请实施例提供的三维存储器的形成方法，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层；在所述沟道通孔内形成负电容材料层；在所述负电容材料层的表面形成存储功能层和沟道层，在所述叠层结构内形成栅极层，以形成所述三维存储器。由于在沟道通孔内形成了负电容材料层，这样改善了晶体管的亚阈性能，从而减少了晶体管源漏区的漏电，进而能够提高最终所形成的三维存储器的电学性能。另外，由于负电容材料的负电容效应能放大所述存储功能层和沟道层上的有效电压，这样使得栅极的输入电压可以减小，从而减小了相邻栅极层之间的耦合干扰。
实施例二
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s301，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层。
步骤s302，在所述沟道通孔内形成负电容材料层。
步骤s303，在所述负电容材料层的表面形成存储功能层。
如图3e所示，在所述负电容材料层33的表面形成存储功能层34。
作为示例，所述存储功能层34可以由如图3e所示的三层结构组成，包括：氧化物层341、氮化物层342和氧化物层343，即组成o-n-o结构。
步骤s304，在所述存储功能层的表面形成沟道层。
如图3f所示，在所述存储功能层34的表面形成沟道层35。
步骤s305，刻蚀掉所述牺牲层形成所述刻蚀孔，在所述刻蚀孔内形成栅极层，以形成所述三维存储器。
如图3g-3h，刻蚀掉所述牺牲层30形成所述刻蚀孔36，在所述刻蚀孔36内形成栅极层37。
作为示例，可以采用pvd、cvd或ald工艺于所述刻蚀孔36内形成所述栅极层37。优选地，在一些实施例中，采用ald工艺于所述刻蚀孔36内形成所述栅极层37。
实施例三
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s401，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层。
步骤s402，在所述沟道通孔内形成负电容材料层。
步骤s403，在所述负电容材料层的表面形成存储功能层。
如图3c-3e所示，在所述负电容材料层33的表面形成存储功能层34可以包括如下步骤：
步骤s4031，在所述负电容材料层33的表面形成阻挡层341；
步骤s4032，在所述阻挡层341的表面形成电荷捕获层342；及
步骤s4033，在所述电荷捕获层342的表面形成隧穿层343以形成存储功能层34。
作为示例，在形成阻挡层341之后，还可以包括表面平坦化步骤，例如，可以采用化学机械抛光（chemicalmechanicalpolishing，cmp）工艺对所述叠层结构的上表面进行表面平坦化处理，以去除在填充阻挡材料时在叠层结构上表面残留的阻挡材料。
作为示例，所述阻挡层341的材料可以包括氧化硅或氧化铪等等，所述电荷捕获层342的材料可以包括氮化硅或氮化铪等等，隧穿层343可以由单层氧化物形成，也可以由如图1b所示的o-n-o三层结构组成，隧穿层343的材料可以包括氧化硅或氧化铪、氮氧化硅或氮氧化铪等等。
作为示例，在步骤s403中，可以采用pvd、cvd或ald工艺于形成所述阻挡层341、所述电荷捕获层342、所述隧穿层343。优选地，在一些实施例中，采用ald工艺在所述负电容材料层33的表面形成阻挡层341，在所述阻挡层341的表面形成电荷捕获层342，在所述电荷捕获层342的表面形成隧穿层343。
步骤s404，在所述存储功能层的表面形成沟道层。
步骤s405，刻蚀掉所述牺牲层形成所述刻蚀孔，在所述刻蚀孔内形成栅极层，以形成所述三维存储器。
本实施例提供的三维存储器的形成方法，采用阻挡层、电荷捕获层和隧穿层三层结构形成存储功能层，在栅极施加高电压击穿隧穿层的同时，可以让穿过隧穿层进入电荷捕获层的电子不容易逸出，保证了存储数据的准确性。
实施例四
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s501，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层。
步骤s502，在所述沟道通孔内形成负电容材料层。
这里，沿所述沟道通孔32延伸的方向，在所述沟道通孔32的侧壁形成所述负电容材料层33。
步骤s503，在所述负电容材料层的表面形成存储功能层。
如图3c-3e所示，在所述负电容材料层33的表面形成存储功能层34。
步骤s504，在所述存储功能层的表面形成沟道层。
步骤s505，刻蚀掉所述牺牲层形成所述刻蚀孔，在所述刻蚀孔内形成栅极层，以形成所述三维存储器。
本实施例提供的三维存储器的形成方法，由于沿所述沟道通孔延伸的方向，在所述沟道通孔的侧壁形成负电容材料层，使得晶体管的亚阈值斜率变小，从而漏电流随栅极电压变化更快，即加快了晶体管的开关速度，进而加快了三维存储器的工作速度。
实施例五
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s601，提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层。
步骤s602，在所述沟道通孔内形成负电容材料层。
优选地，在一些实施例中，采用铁电材料hfzro作为负电容材料。
步骤s603，在所述负电容材料层的表面形成存储功能层。
如图3c-3e所示，在所述负电容材料层33的表面形成存储功能层34。
步骤s604，在所述存储功能层的表面形成沟道层。
步骤s605，刻蚀掉所述牺牲层形成所述刻蚀孔，在所述刻蚀孔内形成栅极层，以形成所述三维存储器。
本申请实施例提供的三维存储器的形成方法，由于在沟道通孔内采用铁电材料hfzro形成了负电容材料层，这样改善了晶体管的亚阈性能，从而减少了晶体管源漏区的漏电，进而能够提高最终所形成的三维存储器的电学性能。另外，由于负电容材料的负电容效应能放大所述存储功能层和沟道层上的有效电压，这样使得栅极的输入电压可以减小，从而降低了三维存储器的功耗。
实施例六
图4为本申请实施例三维存储器的形成方法的实现流程示意图，如图4所示，所述方法包括以下步骤：
步骤s701，提供一待处理的第二半导体结构，所述第二半导体结构具有通过刻蚀叠层结构中牺牲层而形成的刻蚀孔；所述叠层结构包括叠置的介质层和牺牲层。
如图5a所示，所述叠层结构包括交替叠置的介质层51和牺牲层50，叠层结构的层数可以根据实际工艺进行确定，这里不作限定。
作为示例，所述介质层51的材料可以包括氮化硅或氮化铪等等。
作为示例，所述牺牲层50可以为任意一种相较于所述介质层51具有较高刻蚀选择比的材料，譬如，所述牺牲层50的材料可以包括多晶硅、碳或有机薄膜等等。
作为示例，所述叠层结构可以包括由下至上依次交替叠置的所述介质层51及所述牺牲层50，即所述叠层结构的底层及顶层均为所述介质层51，位于顶层的所述介质层51的上表面即为所述叠层结构的上表面。
如图5e所示，刻蚀掉所述牺牲层50形成刻蚀孔56。
步骤s702，在所述刻蚀孔内，形成栅极层以及包围所述栅极层的负电容材料层，以形成所述三维存储器。
如图5g所示，在所述刻蚀孔56内，形成所述栅极层57以及部分包围所述栅极层57的负电容材料层53。
作为示例，所述栅极层57的材料可以包括金属（譬如，钨或钴等等）或硅。优选地，在一些实施例中，所述栅极层57的材料可以包括掺杂多晶硅（譬如，n型掺杂的多晶硅或p型掺杂的多晶硅）。
作为示例，负电容材料层53的材料可以包括pbzrtio3（pzt）、srbi2ta2o9（sbt）、铪基氧化物等，其中铪基氧化物因环保、体积小、性能优异被认为是可投入实际生产的铁电负电容材料。优选地，在一些实施例中，采用铁电材料hfzro作为负电容材料。
本申请实施例提供的三维存储器的形成方法，提供一待处理的第二半导体结构，所述第二半导体结构具有通过刻蚀叠层结构中牺牲层而形成的刻蚀孔；所述叠层结构包括叠置的介质层和牺牲层；在所述刻蚀孔内，形成栅极层以及包围所述栅极层的负电容材料层，以形成所述三维存储器。由于在沟道通孔内形成了负电容材料层，这样改善了晶体管的亚阈性能，从而减少了晶体管源漏区的漏电，进而能够提高最终所形成的三维存储器的电学性能。另外，由于负电容材料的负电容效应能放大所述存储功能层和沟道层上的有效电压，这样使得栅极的输入电压可以减小，从而减小了相邻栅极层之间的耦合干扰。
实施例七
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s801，提供一待处理的第二半导体结构，所述第二半导体结构具有通过刻蚀叠层结构中牺牲层而形成的刻蚀孔；所述叠层结构包括叠置的介质层和牺牲层。
步骤s802，沿所述刻蚀孔延伸的方向，在所述刻蚀孔的侧壁形成负电容材料层。
如图5f所示，在刻蚀孔56的侧壁形成负电容材料层53。
这里，在刻蚀孔56的三个侧壁都要形成一层负电容材料，即负电容材料层53位于刻蚀孔56的底部、顶部和刻蚀孔56与所述存储功能层54接触的侧壁。负电容材料层53的厚度可根据实际需要设定，此处不做限定。
作为示例，在步骤s802中，可以采用pvd、cvd或ald工艺形成所述负电容材料层53；优选地，在一些实施例中，采用ald工艺在所述刻蚀孔56的侧壁形成负电容材料层53。
作为示例，在步骤s802中，可以采用ald工艺先在所述刻蚀孔56的底部沉积第一层负电容材料，再将所述叠层结构翻转180度，在所述刻蚀孔56的底部沉积第二层负电容材料，需要注意的是，第二层负电容材料的厚度与第一层负电容材料的厚度相同，即所述刻蚀孔56的顶部和底部都形成了一层负电容材料。最后，将所述叠层结构翻转90度，在所述刻蚀孔56与所述存储功能层54接触的位置沉积第三层负电容材料，第三层负电容材料的厚度与第一、二层负电容材料的厚度相同。还需要注意的是，由于在所述叠层结构的沟道通孔52的左右两侧的刻蚀孔56内都需要形成负电容材料层53，在沉积第三层负电容材料时需要向相对方向翻转2次90度角才能在沟道通孔52的左右两侧的刻蚀孔56内都形成负电容材料层53。
步骤s803，在所述负电容材料层的表面形成所述栅极层，从而形成部分包围所述栅极层的负电容材料层，以形成所述三维存储器。
如图5g所示，在所述负电容材料层53的表面形成所述栅极层57，从而形成部分包围所述栅极层57的负电容材料层53。
作为示例，可以采用pvd、cvd或ald工艺于所述负电容材料层53的表面形成所述栅极层57。优选地，在一些实施例中，采用ald工艺于所述负电容材料层53的表面形成所述栅极层57。
本申请实施例提供的三维存储器的形成方法，在所述叠层结构内形成了部分包围所述栅极层的负电容材料层，由于负电容材料的负电容效应放大了所述存储功能层和沟道层上的有效电压，从而增大了三维存储器的晶体管的工作电流，使得三维存储器的工作速度变快，同时也减小了三维存储器工作电流受到的干扰，增强了三维存储器的读取性能。
实施例八
本实施例提供一种三维存储器的形成方法，所述方法包括以下步骤：
步骤s901，提供一具有叠置的介质层和牺牲层的叠层结构。
步骤s902，在所述叠层结构内形成沟道通孔。
如图5b所示，在所述叠层结构内形成沟道通孔52。
作为示例，在所述叠层结构内形成所述沟道通孔52可以包括如下步骤：
步骤s9021，所述叠层结构的上表面形成图形化掩膜层（未示出），所述图形化掩膜层内形成有定义出所述沟道通孔52的形状及位置的开口图形；
步骤s9022，基于所述图形化掩膜层刻蚀所述叠层结构，以形成所述沟道通孔52。
步骤s9023，去除所述图形化掩膜层。
作为示例，所述沟道通孔52的侧壁可以为竖直侧壁。
作为示例，所述沟道通孔52沿所述叠层结构的厚度方向贯穿所述叠层结构。
作为示例，所述沟道通孔52的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
步骤s903，在所述沟道通孔内形成存储功能层。
如图5c所示，在所述沟道通孔52内形成存储功能层54可以包括如下步骤：
步骤s9031，在所述沟道通孔52的侧壁形成阻挡层541；
步骤s9032，在所述阻挡层541的表面形成电荷捕获层542；及
步骤s9033，在所述电荷捕获层542的表面形成隧穿层543以形成存储功能层54。
步骤s904，在所述存储功能层表面形成沟道层。
如图5d所示，在所述存储功能层54的表面形成沟道层55。
作为示例，可以采用pvd、cvd或ald工艺于所述存储功能层54的表面形成所述沟道层55。优选地，在一些实施例中，采用ald工艺于所述存储功能层54的表面形成所述沟道层55。
步骤s905，刻蚀掉所述牺牲层形成刻蚀孔。
步骤s906，沿所述刻蚀孔延伸的方向，在所述刻蚀孔的侧壁形成负电容材料层。
步骤s907，在所述负电容材料层的表面形成所述栅极层，从而形成部分包围所述栅极层的负电容材料层，以形成所述三维存储器。
本申请实施例提供的三维存储器的形成方法，在所述叠层结构内形成了部分包围所述栅极层的负电容材料层，由于负电容材料的负电容效应能放大所述存储功能层和沟道层上的有效电压，这样使得栅极的输入电压可以减小，从而编程电压的边缘电场也减小，正在编程的栅极层与与其相邻的栅极层之间区域的存储层被编程出的电荷也会减少，进而对临近的栅极层的阈值电压的影响也会大大降低，即降低了对与其相临近的栅极层造成的层间耦合干扰。
图6a为本申请实施例晶体管的结构示意图，如图6a所示，61为衬底，62为高k介质层或阻挡层，63为负电容材料层，64为栅极层，65为有源区。
图6b为本申请实施例三维存储器的一个晶体管30nm工艺下的扫描示意图，如图6b所示，衬底61的材料可以选择硅（si）、硅锗合金（sige）、碳化硅（sic）、氧化铝（al2o3）、氮化铝（aln）、氧化锌（zno）、氧化镓（ga2o3）或铝酸锂（lialo2）等中的任意一种。由于si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，优选地，在一些实施例中可以选择si作为衬底61。
62作为高k介质层时，材料可以包括氧化铝或氧化铪（hfox）等等。优选地，在一些实施例中，选择氧化铪（hfox）作为高k介质层。62作为阻挡层时，可以选择氮化钽（tan）作为材料。
负电容材料层63的材料可以包括pbzrtio3（pzt）、srbi2ta2o9（sbt）、铪基氧化物等，其中铪基氧化物因环保、体积小、性能优异被认为是可投入实际生产的铁电负电容材料。优选地，在一些实施例中，采用铁电材料hfzro作为负电容材料。
栅极层64的材料可以包括金属（譬如，钨或钴等等）或硅。优选地，在一些实施例中，所述栅极层64的材料可以包括金属钨。
有源区65的材料可以包括氧化硅，可以选择n型掺杂，也可以选择p型掺杂。
图7为本申请实施例三维存储器的一个晶体管的等效电容图，如图7所示，
根据以上关系式，通常来说，
也就是说，在三维存储器的栅极层与存储功能层之间加入负电容材料层后，所述存储功能层和沟道层上的有效电压大于所述栅极层的输入电压，从而输入的栅极电压可以减小。
在一些实施例中，在三维存储器的栅极层与存储功能层之间加入负电容材料层后，输入的栅极电压减小时，编程电压的边缘电场也减小，正在编程的栅极层与与其相邻的栅极层之间区域的存储层被编程出的电荷也会减少，这样对临近的栅极层的阈值电压的影响也会大大降低，即对与其相临近的栅极层造成层间耦合干扰会降低。
一方面，由于输入的栅极电压减小，三维存储器的读、写、擦除的工作电压也可以减小，进而可以降低三维存储器的功耗。
另一方面，由于输入的栅极电压减小，如图1b所示，栅极电场对电荷捕获层132中的电子影响会减小，那么漏源区的泄露电流也会减小。
在一些实施例中，在三维存储器的栅极层与存储功能层之间加入负电容材料层后，保持原栅极电压不变的情况下，由于存储功能层和沟道层上的有效电压上大于输入的栅极电压，晶体管的工作电流会增大，从而三维存储器的工作速度会变快，同时受到的干扰会减小，沟道的电流性能会增强。
图8为本申请实施例三维存储器的一个晶体管的立体结构图，如图8所示，81为衬底，82为高k介质层，83为负电容材料层，84为栅极层，85为有源区，86为中间电极。
衬底81的材料可以选择硅（si）、硅锗合金（sige）、碳化硅（sic）、氧化铝（al2o3）、氮化铝（aln）、氧化锌（zno）、氧化镓（ga2o3）或铝酸锂（lialo2）等中的任意一种。由于si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，优选地，在一些实施例中可以选择si作为衬底81。
高k介质层82的材料可以包括氧化铝或氧化铪（hfox）等等。优选地，在一些实施例中，选择氧化铪（hfox）作为高k介质层。
负电容材料层83的材料可以包括pbzrtio3（pzt）、srbi2ta2o9（sbt）、铪基氧化物等，其中铪基氧化物因环保、体积小、性能优异被认为是可投入实际生产的铁电负电容材料。优选地，在一些实施例中，采用铁电材料hfzro作为负电容材料。
栅极层84的材料可以包括金属（譬如，钨或钴等等）或硅。优选地，在一些实施例中，所述栅极层84的材料可以包括金属钨。
有源区85的材料可以包括氧化硅，可以选择n型掺杂，也可以选择p型掺杂。
中间电极86的材料可以包括金属（譬如，钨或钴等等）或硅。优选地，在一些实施例中，所述中间电极86的材料可以包括掺杂多晶硅（譬如，n型掺杂的多晶硅或p型掺杂的多晶硅）。
图9为本申请实施例三维存储器的晶体管与普通晶体管漏电流随栅极电压变化曲线图，从图9可以看出，在晶体管栅极层和存储功能层之间加入负电容材料层后，晶体管的亚阈值斜率变小，漏电流随栅极电压变化更快，即晶体管的开关速度更快，三维存储器的工作速度会变快。
本申请实施例提供一种三维存储器，如图3h所示，为本申请实施例提供的三维存储器的结构示意图，所述三维存储器包括：
具有叠置的栅间介质层31和栅极层37的叠层结构；位于所述叠层结构内部的沟道通孔32；位于所述沟道通孔32内的负电容材料层33；位于所述负电容材料层33表面的存储功能层34；和位于所述存储功能层表面34的沟道层35。
本申请实施例提供一种三维存储器，如图5g所示，为本申请实施例提供的三维存储器的结构示意图，所述三维存储器包括：
具有叠置的栅间介质层51和栅极层57的叠层结构；位于所述叠层结构内部的沟道通孔52；位于部分包围所述栅极层57的负电容材料层53；位于所述沟道通孔52内的存储功能层54；和位于所述存储功能层表面54的沟道层55。
需要说明的是，本实施例三维存储器的描述，与上述方法实施例的描述类似，具有同方法实施例相似的有益效果，因此不做赘述。对于本申请三维存储器实施例中未披露的技术细节，请参照本申请上述方法实施例的描述而理解。
本领域内的技术人员应明白，本申请实施例的三维存储器的形成方法及三维存储器的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“作为示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同限定。
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