专利名称：具有增强的聚焦裕度的半导体集成电路器件制造方法
技术领域：
本发明涉及到一种制造半导体集成电路(IC)器件的技术，更确切地说是涉及到一种可有效地应用于半导体衬底上形成有叠层电容器结构的DRAM(动态随机存取存储器)单元的半导体IC器件中的层间隔离膜整平工艺的技术。
随着DRAM存储容量的提高，促进了DRAM单元占用面积的减小。但已知DRAM单元中电容器的存储电容从防止例如由α射线造成的软误差的观点出发，一般不服从比例法则(scaling)。
因此，为了确保电容器的存储电容同时又减小DRAM的占用面积，近年来DRAM制造工艺显示出倾向于采用带有以叠层电容器为代表的立体电容器。
在此种结构中，借助于增加电容器电极沿垂直于衬底表面方向的尺寸以增加电容器电极的相对侧面积，就可以增加存储电容而不会增大DRAM单元的占用面积。
然而，这种结构中形成了一个用来覆盖其中并列设置有多个立体DRAM单元的存储单元阵列区以及其中带有外围电路的外围电路区的层间隔离膜，在存储单元区上隔离膜同外围电路区上隔离膜之间有一个同电容器电极高度可比拟的高程差。
这一高程差引起各种各样的问题，包括执行布线制作曝光工艺时必须考虑足够的聚焦深度以及不可避免地要引进诸如相移技术之类的昂贵的高水平尖端技术。因此，在带有DRAM的半导体IC器件制造工艺中，已非常仔细地考虑了层间隔离膜的整平工艺技术。
在一般的CMP(化学机械抛光)工艺中，采用含有分散于抛光液中的抛光颗粒的磨料，并用选定的抛光布使其同半导体片子的主表面接触，抛光布或半导体片子在平行于接触表面的平面内旋转，从而使基于抛光液的化学抛光同基于抛光颗粒的机械抛光结合起来完成抛光工艺。
例如在1991年6月11—12日IEEE VMIC会议论文“SiO2化学机械抛光整平的半径验模型”PP379—384中、在1991年11月J.Electrochem.Soc.第138卷第11期论文“制作图形化W金属结构作为芯片互连的化学机械抛光”PP3460—3464中、在1991年8月J.Electrochem.Soc.第138卷第8期论文“化学机械抛光整平的二维工艺模型”PP2398—2402中、在1991年6月第138卷第6期论文“化学机械抛光在VLSI电路互连制造中的应用”PP1778—1784中，对CMP工艺技术进行了描述。
本发明人发现了在把用于一般的半导体制造工艺的上述CMP工艺技术应用于带有由存储单元和叠层电容器构成的CRAM的半导体IC器件的制造工艺的过程中所遇到的下列问题。
更确切地说，在CMP工艺中，当要抛光的层间隔离膜中高程差大时，不仅会研磨层间隔离膜的高程较高部分，而且高程较低部分也被研磨，致使对于这种带有由存储单元和叠层电容器构成的DRAM的、其中制作了层间隔离膜而其表面又由于存储阵列区和外围电路区上引起了大的高程差的半导体器件，难以采用CMP工艺。
图1示出了基于本发明人用CMP工艺抛光层间隔离膜所进行的实验数据所得到的抛光时间同抛光厚度的关系。图中，曲线A表示芯片中高程差数据，曲线B表示较高高程处存储单元阵列区上层间隔离膜的抛光厚度数据，而曲线C表示较低高程处外围电路区上层间隔离膜的抛光厚度数据。此处，要抛光的层间隔离膜是用例如偏置ECR(电子回旋共振)CVD(化学气相淀积)工艺制作的二氧化硅(SiO2)膜。存储单元阵列上的这部分隔离膜覆盖着铝布线导体。
如从图1所见，例如在0—80秒抛光期间，存储单元阵列区(高程较高区)上的层间隔离膜部分被成功地研磨(曲线B)，表示芯片中的高程差可被减小(曲线A)，但在抛光时间80秒附近，外围电路区(高程较低区)上的层间隔离膜也开始被研磨(曲线C)。
换言之，当抛光经过一定时间后，表明高程较高区抛光厚度的曲线B同表明高程较低区抛光厚度的曲线C基本上相互平行地延伸，这表明当抛光时间经过了80秒之后，高程较高区与较低区之间的高程差本身保持几乎不变。
本发明的目的是在半导体IC器件的制造工艺中改善隔离膜的平整性，该半导体IC器件含有分别形成在半导体衬底的第一和第二表面区中的第一和第二电路区，该第一和第二电路区能够分别执行第一和第二功能，且在垂直于衬底表面部分分别具有相对小的和相对大的尺寸。
本发明的另一目的是在带有由存储单元和叠层电容器构成的DRAM的半导体IC器件制造工艺中改善隔离膜的平整性。
根据本发明的一种情况，半导体衬底的一部分表面被做成凹槽，其中制作在垂直于该衬底表面部分的方向上尺寸相对大的上述第二电路区的元件，在垂直于衬底表面部分的方向上尺寸相对小的上述第一电路区的元件制作在半导体衬底的另一部分表面中，制作一个隔离膜将第一和第二电路区覆盖起来，结果在隔离膜中引起高程差，为了增加后续光刻步骤中的聚焦裕度，对隔离膜执行化学机械整平工艺以抑制隔离膜中的高程差，并且在带有被抑制了的高程差的隔离膜上至少制作一个布线导体，从而享有增强的聚焦裕度。
根据本发明的另一种情况，半导体IC器件的制造方法有下列步骤在半导体衬底上形成一个凹下区，在凹下区中制作一个带有叠层电容器的存储单元阵列，并对形成在上述存储单元阵列上的至少一个隔离膜执行CMP工艺。
根据本发明的又一种情况，半导体IC器件的制造方法有下述步骤在CMP工艺之前，在隔离膜上制作一个用来指示抛光工艺终点的停止层。
图1示出了本发明者研究得到的对于具有大高程差的层间隔离膜表面，其抛光时间与抛光厚度之间的关系。
图2是根据本发明一个实施例的组成半导体IC器件的半导体芯片的平面图。
图3为示出了图2半导体IC器件的主要部分的平面图。
图4是图沿IV—IV的剖面图。
图5是图3沿V—V的剖面图。
图6是图2半导体IC器件的存储单元电路图。
图7—21和图23—26的剖面图示出了图2所示半导体IC器件制造工艺中的主要步骤。
图22是抛光时间与抛光厚度的关系图，可用来对CMP工艺之前下方隔离膜起始高程差大的情况同起始高程差小的情况进行比较。
图27和28的剖面图示出了凹槽技术和CMP技术都未采用的半导体衬底的主要部分。
图29和30的剖面图示出了只采用了CMP技术而未采用凹槽技术的半导体衬底的主要部分。
图31和32的剖面图示出了只采用凹槽技术而未采用CMP技术的半导体衬底的主要部分。
图33—36的剖面图示出了根据本发明第二实施例的半导体IC器件制造工艺中的主要步骤。
图37—40的剖面图示出了根据本发明第三实施例的半导体IC器件制造工艺的主要步骤。
图41的剖面图示出了根据本发明第四实施例的半导体IC器件的主要部分。
图42的剖面图示出了根据本发明第五实施例的半导体IC器件的主要部分。
现参照附图以举例的方法来描述本发明。(实施例1)图2是组成根据本发明一个实施例的半导体IC器件的半导体芯片的平面图，图3的平面图示出了图2所示半导体IC器件的主要部分，图4和5分别是沿图3VI—VI和V—V线的剖面图，图6是图2所示半导体IC器件中存储单元的电路图，图7—21和图23—26的剖面图示出了图2所示半导体IC器件制造工艺的主要步骤，图22是抛光时间与抛光厚度之间的关系，用来对CMP工艺之前下方隔离膜起始高程差大的情况与起始高程差小的情况进行比较，图27和28的剖面图示出了凹槽技术和CMP技术都未采用的半导体衬底的主要部分，图29和30的剖面图示出了只采用CMP技术而未采用凹槽技术的半导体衬底的主要部分，而图31和32的剖面图示出了只采用凹槽技术而未采用CMP技术的半导体衬底的主要部分。
例如，本实施例1的半导体IC器件是一个64兆位DRAM。图2平面图示出了组成半导体IC器件的半导体芯片。
半导体芯片1例如由硅(Si)单晶矩形小片制成，其尺寸约为10mm×20mm。半导体芯片1的主表面被分成外围电路区2a、2b、3a和3b以及多个存储块区3。
外围电路区2a位于半导体芯片1主表面的中心线上，沿半导体芯片1的纵向延伸。形成在外围电路区2a中的有例如输入电路、输出电路、控制电路和电源电路之类的外围电路(未示出)。
输入电路是一种适合于把由外部电子器件馈至半导体芯片1的信号转变成与半导体芯片1中半导体IC电路相符的电势态的电路。
输出电路是一种用来把从半导体芯片1传输到外部电子器件的信号借助于例如将信号放大使其能在长的传输线中不被衰减的方法来转换成与该电子器件相符的电势态的电路。
控制电路是一种用来控制半导体芯片1中半导体IC的运行的电路。电源电路是一种用来将预定电位馈至半导体芯片1中半导体IC的电路。
在外围电路区2a的中心线上沿半导体芯片1的纵向排列着多个连接焊点4。该焊点是用来将半导体芯片1中半导体IC连接于半导体芯片1的外部电子器件的电极。
虽然没有示出，通过连接引线，焊点4也可以电连接到用来密封半导体芯片1的封装件内部的内引线。
外围电路区2b在半导体芯片1的中心线上和外围电路区2a相交，沿半导体芯片1的宽度方向延伸。形成在外围电路区2b中的是例如行译码电路和地址缓冲电路之类的外围电路(未示出)。
在每个存储块区3中形成了存储块，且每个存储块被位于各存储块中心线上的外围电路区3a和位于外围电路区3a两侧的外围电路区3b以预定的间距分为多个单存储区3c。
排列在中央外围电路区3a中的是例如列译码电路和地址缓冲电路。排列在外围电路区3b中的是例如多个沿外围电路区3b中心线延伸方向排列的读出放大器。
在单元存储区3c中，多个存储单元(下面将要描述)沿纵向和横向规则地排列。在本实施例1中，能够获得储存数据功能(第二功能)的单元存储区排列在衬底的压低了的第二表面部分(以下称为凹槽区)中，此凹槽区低于其中制作了例如能够获得信号放大功能(第一功能)的读出放大器的衬底第一表面部分。
图3以平面图形式示出了根据本实施例1的半导体IC器件大体矩形的单元存储区3c的一个角部及其附近。图中，RA表示衬底凹槽区(衬底的第二表面部分)和第一表面部分之间交界区的大致中线。沿边界区中线RA在单元存储区3c一侧的衬底表面高程低于单元存储区周围衬底表面部分的高程。
在单元存储区3c中，字线5和数据线6排列成彼此垂直，并且在各字线5和各数据线6交叉处附近排列一个存储单元7。
字线5借助于例如在低阻多晶硅上沉积硅化钨(WSi2)来制作，而且部分字线存储单元7的传送MOSFET栅电极7a3起(下面将要描述)的作用。7b1表示的是组成存储单元7的电容器7b的下电极(图5)。
字线5通过接触孔8a电连接到例如由钨组成的第一层布线导体9a，并且利用第一层布线导体9a进一步电连接到前述的行译码器电路(未绘出)。
数据线6借助于例如在低阻多晶硅上沉积WSi2来制作，且通过接触孔8b电连接到下面将要描述的存储单元7的传送MOSFET的半导体区，而且通过接触孔8C进一步电连接到适合于连接数据线和读出放大器的开关MOSFET10的一个半导体区10a。
开关MOSFET10的其它半导体区10a通过接触孔8d电连接到例如由钨组成的第一层布线导体9b，并且利用第一层布线导体9b进一步电连接到前述的读出放大器电路(未绘出)。
图4和5分别示出了图3沿IV—IV和V—V的剖面图。图6示出了存储单元的电路图。
为便于解释，图3中未绘出的第二层布线导体和第三层布线导体在图4和5中进行了描述，目的是指出半导体IC器件中各层面上的结构。
组成半导体芯片1的半导体衬底1a由例如p型硅单晶构成。为前述，单元存储区3c制作在半导体衬底1a的凹陷中，亦即，凹槽区中。凹下深度A例如为约0.3μm。在半导体衬底1a的表面上形成例如由SiO2构成的元件隔离用的场隔离膜11。
存储单元7含有一个传送MOSFET 7a和一个电容器7b。
传送MOSFET 7a制作在由场隔离膜11所包围的元件制作区中，且含有一对制作在半导体衬底1a表面部分内的半导体区7a1、一个制作在半导体衬底1a上的栅隔离膜7a2以及一个沉积在栅隔离膜7a2上的栅电极7a3。
在成对的半导体区7a1中引入了诸如磷或砷的n型杂质。数据线6电连接于成对半导体区7a1中的一个，而电容器7b的下电极7b1通过接触孔8e1和8e2电连接于7a1中的另一个。栅隔离膜7a2由例如SiO2构成。
电容器7b是一个用来根据电荷是否超过预定数量而储存信息“1”或“0”的储存器，它制作在比数据线6更高的层面上。电容器7b包括下电极7b1、沉积于其上的介质膜7b2以及沉积在介质膜上的上电极7b3，而且在本实施例1中，柱形的冠状电容器被示例地用作电容器7b。
下电极7b1由例如低阻多晶硅构成。介质膜7b2由例如氧化钽(Ta2O5)构成且厚度为例如约3nm。上电极7b3由例如钨构成。电容器7b的储存电容为例如约20fF以上。
开关MOSFET10制作在由场隔离膜11所包围的元件制作区(衬底第一表面部分)中，且含有一对形成在半导体衬底1a一个表面部分中的半导体区10a、一个形成在半导体衬底1a上的栅隔离膜10b以及一个形成在栅隔离膜10b上的栅电极10c。
在半导体区10a中引入了诸如磷或砷等n型杂质。栅隔离膜10b由例如SiO2构成。栅电极10c借助于例如在低阻多晶硅上沉积WSi2来制作。
另一方面，用来覆盖传送MOSFET 7a和开关MOSFET10的隔离膜12a1由例如SiO2构成。隔离膜12a2由例如BPSG(硼磷硅化物玻璃)构成。而叠加于隔离膜12a2上的隔离膜12a3由例如SiO2构成。相继沉积在隔离膜12a3上的隔离膜12b和12c也由例如BPSG构成。在图4中，隔离膜12a1—12a3用12a泛指。
沉积在隔离膜12C上的隔离膜12d由例如TEOS(四乙氧基硅烷)膜和SOG(自旋玻璃(Spin-On-Glass))构成以覆盖第一层布线导体9a和9b。沉积在隔离膜12d上的隔离膜12e也由例如TEOS和SOG膜构成。
制作在隔离膜12d上的是由例如铝(Al)或Al-Si-Cu合金构成的第二层布线导体13。第二层布线导体13通过制作在隔离膜12d中的接触孔8f电连接到第一层布线体9b。
在本实施例1中，用下面将要描述的CMP技术对隔离膜12d的表面作整平工艺。换言之，第二层布线导体13制作在大体整平了的下方隔离膜上。
制作在隔离膜12e上的是由例如Al或Al-Si-Cu合金构成的第三层布线导体14。隔离膜12e的表面也经受了CMP技术的整平工艺，因此，第三层布线导体14也制作在大体整平了的隔离膜上。
沉积在隔离膜12e上的是由例如SiO2构成的隔离膜12f，结果第三层布线导体14被隔离膜12f所覆盖。隔离膜12f也经受了由任何方式所作的整平工艺。
顺便说一下，在本实施例1中，第二和第三层布线导体13和14下方的隔离膜12d和12e都大体上整平了。借此，可提供下述结构。
首先，可按一个可与存储单元设计规则相比较的规则来制作第二第三层布线导体13和14。此时的设计规则包括布线导体宽度、布线导体间隔等等。
这是由于借助于本实施例1中整体第二和第三层布线导体13和14的下方隔离膜12d和12e，可在后续制作布线导体的曝光工艺中增强聚焦裕度，而且可增进布线材料的覆盖从而防止布线导体短路和不良覆盖所造成的不合格布线(布线导体断开)。
其次，第二和第三层布线导体13和14也可位于衬底第一表面部分与凹槽区之间的交界区上，而且在交界区上相邻布线导体之间的间距可以是最小布线间距的二倍以下，从而比之常规技术减小了间距。
其原因是虽然考虑到布线导体短路和布线材料不良覆盖造成的不合格布线而使布线导体通常不布置或通常按最小布线间距二倍以上的间距布置，但第二和第三层布线导体13和14的下方隔离膜12d和12e在本实施例1中已被整平，因而不出现短路和不合格布线(布线导体断开)。
第三，Al被用作第二和第三层布线导体13和14的材料。这就可降低布线电阻因而可改善半导体IC器件的运行速度。
为了解释起见，通常，由于Al的布线导体当布线导体的下方隔离膜中的高程差大时有变坏的倾向，故Al不能用作布线材料，因而已采用电阻率比Al高的钨或硅化钨。但在本实施例1中，第二和第三层布线导体13和14的下方隔离膜被整平了，结果即使采用Al作为第二和第三层布线导体13和14的材料，也能够增强布线制作工艺的稳定性并因此能够确保布线的可靠性。
现参照图7—26来描述本实施例1的半导体IC器件的制造方法。在图7—21和图23—26中，左边表示外围电路区而右边表示存储单元制作区3c’。
首先，如图7所示，制备一个由例如p型硅单晶构成的半导体衬底1a。此时，半导体衬底是大体圆形的平面半导体晶片。
接着，如图8所示，在半导体衬底1a主表面上相继沉积一层由例如SiO2构成的氧化膜15a和一层由例如Si3N4构成的防氧化膜，然后用腐蚀方法消除掉重叠在衬底待要做在凹槽的那部分表面上的一部分防氧化膜，以形成一个经清除而暴露存储单元制作部分3c’的防氧化膜图形16a。
然后，对半导体衬底1a执行热氧化工艺，以便如图9所示在不被防氧化膜图形16a所覆盖的半导体衬底1a部分选择性地形成一层隔离膜17。
防氧化膜图形16a被清除之后，利用例如氢氟酸(HF)清除掉氧化膜15a和隔离膜17，以在半导体衬底1a主表面中图10所示存储器制作区3c’处形成一个凹下区。在邻接凹下部分端部处形成了圆滑的斜度。凹下区中的凹下深度A为例如约0.4—0.5μm。
下一步，在半导体衬底1a的主表面上相继沉积一层由例如SiO2构成的垫膜15b和一层由例如Si3N4构成的防氧化膜，然后腐蚀掉待要形成元件隔离区中薄膜处的部分进行以清除部分防氧化膜，于是形成防氧化膜图形16b。
接着，对半导体衬底1a执行热氧化工艺，结果如图11所示，在未被防氧化膜图形16b所覆盖的半导体衬底1a的元件隔离区中选择性地形成了场隔离膜11，然后清除掉防氧化膜图形16b。
之后如图12所示，在存储单元制作区3c’中形成由场隔离膜11所包围的元件制作区(第一衬底表面部分)中的诸如开关MOS-FET10和传送MOSFET 7a的半导体IC元件以及字线5。
通过用CVD工艺相继沉积一层由例如低阻多晶硅构成的导电膜、一层由例如WSi构成的导电膜以及一层由例如SiO2构成的隔离膜来制作字线5，即传送MOSFET 7a的栅电极7a3，然后用光刻技术使得到的多层膜图形化。18表示的是一层由例如SiO2构成的隔离膜，该隔离膜是多层膜的最上层。
接下去，用传送MOSFET 7a的栅电极7a3和开关MOSFET10的栅电极10C作为掩模，在半导体衬底1a中轻度离子注入例如磷或砷等n型杂质，以便在半导体衬底1a的一个表面部分形成低浓度的半导体区7a1L和10a1。
接着，利用例如CVD工艺在半导体衬底1a上沉积一层由例如SiO2构成的隔离膜，并对隔离膜进行回腐蚀，以便在传送MOS-FET 7a各栅电极7a3和共用的MOSFET10的栅电极10c的侧面上形成侧壁19。
之后，利用传送MOSFET 7a的栅电极7a3和侧壁19作为掩模，在半导体衬底1a中离子注入高浓度的n型杂质，例如磷或砷，以在半导体衬底1a的一个表面部分形成半导体区7a1H和10a2。
接着如图14所示，在半导体衬底1a上沉积一个由例如BPSG构成的隔离膜12a1以覆盖前述的半导体IC元件和字线5，然后在隔离膜12a1中制作一个接触孔8e1使传送MOSFET 7a的该成对半导体区7a1之一能通过接触孔而暴露。
接着，在半导体衬底1a上沉积一层由例如低阻多晶硅构成的导电膜之后，用光刻技术使导电膜图形化以形成垫膜图形20。
然后如图15所示，利用例如CVD工艺在半导体衬底1a上沉积一层由例如BPSG构成的隔离膜12a2，然后用回流工艺或回腐蚀工艺整平隔离膜12a2，再利用例如CVD工艺沉积一层由例如SiO2构成的隔离膜12a3。
接着如图16所示，在隔离膜12a1—12a3中形成一个接触孔8b，低浓度的半导体区7a1L通过8b而被暴露。
接着，在利用例如CVD工艺在半导体衬底1a上相继沉积一层由例如低阻多晶硅构成的导电膜和一层由例如WSi2构成的导电膜之后，用光刻技术使这些导电膜组成的多层膜图形化，以形成数据线6。
接着用CVD工艺在膜12a3上沉积由例如BPSG构成的隔离膜，并对此隔离膜的一个表面部分进行回腐蚀以形成如图17所示的带有平面状表面部分的隔离膜12b。
然后，形成一个穿过隔离膜12a2、12a3和12b的接触孔8e2，再沉积一层由例如低阻多晶硅构成的导电膜，并在此导电膜上再沉积一层SiO2构成的隔离膜。
然后，用光刻技术使这些导电膜和隔离膜图形化，以在其上形成部分下电极7b1和一个隔离膜图形21。
接着，在利用例如CVD工艺在半导体衬底1a上沉积一层由例如低阻多晶硅构成的导电膜之后，对此导电膜进行回腐蚀以形成侧壁7b1s，如图18所示，在隔离膜图形21的侧表面上形成部分下电极7b1。
然后清除隔离膜图形21，并如图19所示利用例如CVD工艺在半导体衬底1a上沉积一层由例如Si3N4构成的介质膜7b2。
接着，利用例如CVD工艺在介质膜7b2上沉积一层由例如低阻多晶硅构成的导电膜之后，对介质膜7b2和导电膜进行图形化以便形成一个带有通过介质膜7b2提供在下电极7b1上的上电极7b3的电容器7b。
接着如图20所示，例如CVD工艺沉积一层由例如BPSG构成的隔离膜12c以覆盖电容器7b。
然后，在本实施例1中，对半导体衬底1a执行CMP工艺，以便基本整平隔离膜12c的表面，如图21所示。更具体地说，抛光垫(抛光板，未示出)在同隔离膜12c接触的情况下旋转，结果，隔离膜12c基于磨料中碱性溶液的化学抛光而回腐蚀，并被磨料中的抛光颗粒机械抛光，从而抑制隔离膜12c中的高程差。
用作CMP工艺中磨料的是一种PH值约为7—11的含有分散于其中的胶状二氧化硅的碱性溶液。用作抛光垫的是一种由例如聚亚胺酯构成的垫片。下面将要描述的隔离膜12c和隔离膜12e的整平条件由例如抛光时间来确定。
于是，在本实施例1中，在大致垂直于衬底表面部分的方向上尺寸相对较大的存储单元阵列(单元存储区)3c先形成在凹槽区中，以减小半导体芯片中的起始高程差，结果把CMP工艺用于高程差已被减小了的衬底。
这可改进第二层下方隔离膜的平整性并确保层布线导体。现对不带凹槽区且高程差大的样品和根据本发明该实施例的带有凹槽区且高程差小的另一个样品进行CMP工艺引起的抑制效果的比较，以得到如图22所示的实际测量值。
在图22中，左边表示起始高程差小(约为5000)的情况，右边表示起始高程差大(约为9500)的情况。需要指出的是，在起始高程差较大的情况下，高程差在约5000饱和不变，而在起始高程差较小的情况下，高程差下降到约1700。
如图21所示，在后续步骤中，在隔离膜12a—12c中形成了一个达及开关MOSFET10半导体区的接触孔8d，然而利用例如溅射工艺在隔离膜12c上沉积一层由例如钨构成的导电膜。
接着，用光刻技术使此导电膜图形化以同时形成第一层布线导体9a和9b(图4可见第一层布线导体9a)。
接着如图23所示，在隔离膜12c上沉积一层由例如一层TEOS膜和一层SOG膜构成的隔离膜12d，以覆盖第一层布线导体9a和9b，而且如前所述，利用例如CMP工艺对隔离膜12d的表面部分执行整平工艺。
然后，在隔离膜12d中形成一个接触孔8f，然后利用例如溅射工艺在隔离膜12d上沉积一个由例如Al或Al-Si-Cu合金构成的导电膜，而且再由光刻技术对此导电膜进行图形化以形成第二层布线导体，如图24所示。
此时，由于第二布线导体13的下方隔离膜已根据本实施例1整平了，故能够获得下列的有益效果。
首先，可以按照可与存储单元设计规则相比较的规则来制作第二层布线导体13。它们自然可根据比存储单元设计规则更宽松的规则来制作。
其次，第二层布线导体13可以位于第一衬底表面部分同凹槽区之间的交界区上，而且，交界区上相邻布线导体之间的间距可以小于最小布线导体间距的二倍，这样就比常规间距减小了。
第三，Al可用作第二层布线导体13的材料。藉此可降低布线电阻并从而提高半导体IC器件的运行速度。
第四，由于可提高制作第二布线导体13的曝光工艺的聚焦裕度，故在曝光工艺中无需使用相移掩模之类的昂贵掩模和在设计规则中感光的贵重的对准器。因此可降低产品制造成本。
第二层布线导体13制作之后，利用例如CVD工艺在半导体衬底1a上沉积一个由例如一个TEOS膜和一个SOG膜构成的隔离膜12e，如图25所示。
接着，对半导体衬底1a执行CMP工艺，以对隔离膜12e的表面执行整平工艺，如图26所示。CMP工艺条件同前述相同。
接着，在经过了整平工艺的隔离膜12e上形成由例如Al或Al-Si-Cu合金构成的第三层布线导体14。此时，可获得同形成第二层布线导体13时所得到的相同的效果。然后，利用例如CVD工艺在隔离膜12e和第二布线导体13上沉积一层由例如SiO2构成的隔离膜12f。得到的结构然后经历普通的片子工艺，从而结束半导体IC器件的制造工序。
现参照图27—32来描述本实施例1的其它优良效果。图27—32所示的是本发明人未曾使用本发明时所设想的结构例子。但为便于解释，与本实施例1相似的元件示以相似的参考号。
图27和28所示是一例凹槽技术和CMP技术都不采用的结构。此时，第二层布线导体13与第三层布线导体14的高程差是例如约为1.0μm，致使由于制作布线导体过程中聚焦裕度的下降而在相邻布线导体之间出现短路故障，并由于Al覆盖不良而出现布线击穿故障以及在相邻布线导体之间出现短路故障。
图29和30是只采用CMP技术而未采用凹槽技术的一例结构。此时，第二层布线导体13同第二层布线导体14的高程差可以减轻或抑制到例如约为0.4—0.6μm，但由于起始高程差大，当存储单元阵列3c中布线导体下方的隔离膜被研磨时，外围区中布线导体下方的隔离膜也被研磨，致使高程差不能大致为零。
图31和32是只采用凹槽技术而不采用CMP技术的一例结构。此时，即便埋置3例如约0.3μm，第二层布线导体13同第三层布线导体14的高程差仍保持约为0.7μm，而且制造工序进行到下面的布线步骤时，此高程差仍保持不变。
这样，用本实施例1可获得下列优良效果。(1)可以改善第二层布线导体13和第三层布线导体14的下方隔离膜的平整性。例如，第二层布线导体13同第三层布线导体14的高程差可以减轻到例如0.2μm。因而可增加制作第二布线导体13同第三层布线导体14的曝光工艺中的聚焦裕度。
(2)由于上述(1)，可按照等于或大于存储单元设计规则的规则来制作第二层布线导体13和第三层布线导体14。因而可提高布线密度。
(3)由于上述(1)，第二层布线导体13和第三层布线导体14可以位于第一衬底表面部分同凹槽区之间的交界区上，而且交界区上相邻布线导体之间的间距可小于最小布线导体间距的二倍，比起常规间距来得到了减小。因而可提高布线密度。
(4)由于上述(1)，Al可被用作第二层布线导体13和第三层布线导体14的材料。藉引，可减小布线电阻并因而改进半导体IC器件的运行速度。
(5)由于上述(1)，可改善半导体IC器件的成品率和可靠性。
(6)由于制造第二层布线导体13和第三层布线导体14的曝光工艺中的聚焦裕度可被增加，在光刻过程中无需使用相移掩模之类的尖端而昂贵的光掩模和在设计规则中感光的贵重的对准器。因而可降低半导体IC器件的制造成本。(实施例2)图33—36局部剖面图示出了不同制造步骤中的根据本发明另一实施例的半导体IC器件。
在本实施例2中，在利用CMP工艺对隔离膜12d的表面执行整平工艺之前，在至少一部分外围电路区处的隔离膜12d上，如图33所示制作了一个由例如Si3N4隔离膜构成的停止层22。
接着，使抛光板23的抛光垫表面(未绘出)面对隔离膜12d，如图34所示那样降低抛光板23同时抛光板的抛光垫同隔离膜12d相接触，以便对隔离膜12d执行CMP工艺。
然后如图35所示，在根据抛光板23的抛光垫和停止层22进入接触并可测到组分(例如停止层22的氮组分)而确定的参考时间点预定时间时，终止CMP工艺。换言之，经过按停止层22本身开始被化学和机械抛光的参考时间而定的一段预定时间终止CMP工艺。藉此，将隔离膜12d的表面整平，如图36所示。在变通的情况下，基于当抛光23的抛光垫开始抛光停止层时驱动抛光板23的马达的转矩会改变的这样一个事实，可探测马达转矩的改变来确定终止CMP工艺的时间。
于是，在本实施例2中，除前述实施例1所获得的有益效果外，还可获得下列优良效果。
更具体地说，借助于在执行整平布线下方隔离膜12d表面的CPM工艺之前，先在外围电路区处的隔离膜12d上制作由一层隔离膜构成的停止层22，并借助于根据由探测停止层22的组分或探测抛光板23驱动马达的转矩所获得的信息而终止CMP工艺，可以整平隔离膜12d的表面而同时保持隔离膜12d有必要的厚度，亦即确保隔离膜12d的可靠性。(实施例3)图37—40的局部剖面图示出了不同制造步骤中根据本发明又一实施例的半导体IC器件。
在本实施例3中，在隔离膜12d的表面经受用CMP工艺进行的整平工艺之前，如图37所示在隔离膜12d的整个表面上制作了一个由例如Si3N4隔离膜构成的停止层22。
接着，使抛光板23的抛光垫面向隔离膜12d，降低抛光板23，并在抛光板23的抛光垫同停止层22相接触并执行CMP工艺，如图38所示。
然后如图39所示，在停止层22被完全清除的时刻终止CMP工艺。换言之，在停止层22的组分(例如氮组分)探测不到的时刻终止CMP工艺。藉此，可如图40所示整平隔离膜12d的表面。在变通的情况下，或通过探测停止层22的抛终止时发生的抛光板驱动马达的转矩变化来确定终止CMP工艺的时刻。
于是，在本实施例3中，除了前述实施例1和2所获得的有益效果外，还可获得下列优良效果。
更具体地说，由于停止层22可以方便地沉积在半导体衬底1a的整个表面上，而且无需图形化，故停止层22的制作不会使半导体IC器件的制造步骤复杂化。
尽管已用最佳实施例对本发明人的前述发明进行了具体的描述，但本发明决不局限于前述的实施例1—3，显然可作多种形式的改变而不超越本发明的主旨。
例如，在前述实施例1—3中，存储单元的电容器已描述为单层冠状结构，但也可以是例如图41所示的双层结构。
虽然前述实施例1—3中的存储单元的电容器已被描述为冠状结构，但也可以是图42所示的鳍状结构，其中的下电极7b1有多个沿图42所示的水平方向延伸的叶片。
而且，在前述各实施例中，磨料中的抛光颗粒已被描述为二氧化硅，但并不限于此而可作各种改变，例如改为氧化铯(CeO2)。
还有，在前述各实施例中已描述的制作凹槽结构的方法为选择性氧化工艺，但该制作方法并不受此限制而可作各种改变，例如可采用湿法腐蚀工艺(使用碱性溶液并对硅的晶面有依赖性)来制作。此时，可形成相对(100)硅平面的(111)斜面。也可以用干法腐蚀工艺结合各向同性湿法腐蚀工艺来制作凹槽结构。
虽然在前述描述中本发明人的发明已被描述为应用于64兆位DRAM作为本发明背景内的一个应用领域，但并不受此限制，而可作各种应用，例如应用于256兆位DRAM或诸如在同一半导体衬底上带有逻辑电路和叠层电容器结构的半导体存储逻辑电路之类的另一类半导体IC器件。
权利要求
1.一种半导体集成电路器件的制造方法，该器体在半导体衬底的第一和第二表面部分处提供有第一和第二电路区，上述的第一和第二电路区分别能够执行第一和第二功能，且包含在垂直于半导体衬底上述表面部分的方向上通常测量时分别具有相对小和相对大的尺寸的元件、覆盖上述第一和第二电路区的隔离膜以及提供在上述隔离膜上的布线导体，此方法的特征是下列步骤制备一个带有第一和第二表面部分的半导体衬底；将上述半导体衬底的第二表面部分做成凹槽；在上述半导体衬底的第一表面部分处制作第一电路区的元件，而在上述衬底的上述凹下的第二表面部分处制作第二电路区的元件；制作一隔离膜以覆盖上述第一和第二电路区分别在上述第一和第一电路区上的上述隔离膜的第一和第二部分之间引起一个高程差，上述隔离膜的上述第二部分的高程比上述隔离膜的上述第一部分高；为了提高后续光刻步骤的聚焦裕度，对上述隔离膜进行化学机械整平以抑制上述隔离膜中的上述高程差；以及在具有上述提高了的聚焦裕度的情况下，在上述带有上述被抑制了的高程差的上述隔离膜上至少制作一个布线导体。
2.根据权利要求1的方法，其中所述第二电路区的元件包括一个存储单元阵列，而所述第一电路区的元件包括存储单元阵列外围电路的元件。
3.根据权利要求2的方法，其中所述的上述存储单元阵列的每一个上述存储单元都包括一个隔离栅场效应晶体管和一个电连接于其上的叠层电容器。
4.根据权利要求3的方法，其中所述的上述存储单元阵列中每一个上述存储单元的叠层电容器，基本上为柱状。
5.根据权利要求3的方法，其中所述的上述存储单元阵列中每一个上述存储单元的叠层电容器是具有叠起的多个鳍的类型。
6.根据权利要求1的方法，其中所述的上述半导体衬底的第一和第二表面部分彼此相邻地排列，以便上述隔离层的上述第一和第二部分彼此连续，其间有一个斜跨上述被抑制了的高程差的交界区，且上述布线导体至少制作在上述交界区上。
7.根据权利要求1的方法，其中所述布线导体制作步骤用比制作第二电路区的上述元件的上述步骤中所采用的更为宽松的设计规则来进行。
8.根据权利要求1的方法，还包括以下步骤，即在上述隔离膜的上述化学机械整平之前，在上述第一部分上述隔离膜的至少一部分上制作一个停止层，且用抛光板来执行上述化学机械抛光，一直延续到上述停止层与上述抛光板相接触为止。
9.根据权利要求1的方法，还包含以下步骤，即在对上述隔离膜进行上述化学机械整平之前，在上述隔离膜的上述第一和第二部分上制作一个停止层，且用抛光板来执行上述化学机械抛光，一直延续到整个上述停止层被上述抛光板清除为止。
10.根据权利要求1的方法，还包含下列步骤在上述隔离膜的上述化学机械整平之前，形成一个由多晶硅、多晶硅化物(poly cide)或难熔金属的第一布线图形，其中所述第一布线图形包括上述第一和第二电路区至少一个区的连接导体；以及在上述隔离膜的上述化学机械整平之后，制作一个由铝组成的第二布线图形，其中所述第二布线图形包括带有上述经过抑制过的高程差的上述隔离膜上的上述布线导体。
全文摘要
一种制造半导体集成电路器件的方法，包括将半导体衬底的第二表面部分做成凹槽；在其第一表面部分处制作第一电路区元件，而在第二表面部分处制作第二电路区元件，第一电路区和第二电路区的元件在垂直于半导体衬底表面部分的方向上具有相对小和大的尺寸；制作一隔离膜以覆盖第一和第二电路区，使隔离膜的第一和第二部分间产生高程差；将隔离膜化学机械整平以抑制其高程差；以及在提高了聚焦裕度的情况下，在隔离膜上制作布线导体。
文档编号H01L21/8239GK1129356SQ95115539
公开日1996年8月21日 申请日期1995年8月10日 优先权日1994年8月10日
发明者大鸟浩, 梶谷一彦, 宫沢一幸, 久保征治, 小池淳义, 金井史幸 申请人:株式会社日立制作所