专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，更详细地说，涉及具有多个晶体管、多个负载元件或电容元件的半导体装置及其制造方法。
作为现有的半导体装置，以静态型随机存取存储器(以下简称为SRAM)为例进行说明。现有的触发器型的SRAM存储单元，例如象在特公平7-112014号公报或IEDM’88中所登载的论文“一个25平方微米的、具有良好的抗软错误(soft error)的性能的、新的多晶硅PMOS负载(PPL)SRAM单元”(T.Yamanaka，T.Hashimoto等)中所述的那样，由2个负载元件和4个N沟道MOS晶体管构成。
即，如图75的等效电路所示，1对驱动MOS晶体管T1、T2的各个漏极D连接到另一个MOS晶体管的栅电极G上，在各个漏极D上连接负载元件，例如由高阻多晶硅构成的负载电阻R1、R2，MOS晶体管T1、T2的源极S固定于预定的电位，例如接地电位，在负载电阻R1、R2的另一端加上电源电压Vcc，将微小的电流供给由MOS晶体管T1、T2、负载电阻R1、R2构成的触发电路。再有，在该触发电路的存储节点N1、N2上连接存取MOS晶体管T3、T4。通过以上4个MOS晶体管T1～T4和2个负载元件R1、R2构成1位的单元。此外，10a表示字线，50a、50b表示位线。图中其他的符号是下面在结构和制造方法中将说明的符号，用来表示电路与结构的对应关系。
图76表示使用薄膜晶体管(TFT薄膜晶体管，以下根据需要简称为TFT)作为负载元件时的SRAM的触发电路的等效电路。因此，一般使用高阻多晶硅或薄膜晶体管作为负载元件。
其次，使用图77～图81和图82～图86更详细地说明现有技术。图77～图81是用于说明图75中示出的现有的高阻负载型的SRAM的1位部分的结构和制造方法的图，图77～图80是示出每1层和每1工序的1位部分的平面布局图，图81是图77～图80的Y1-Y2线的剖面图。
图77是包含第一层导电膜，即栅电极的存取MOS晶体管和驱动MOS晶体管的平面布局图，图78是包含在多晶硅的一部分上形成的高阻多晶硅的第二层导电膜的的平面布局图，图79是第三层导电膜的平面布局图，图80是第四层导电膜，即铝布线的平面布局图。
在图77中，第一层导电膜，即字线10a成为存取MOS晶体管T3、T4的共用栅。存取MOS晶体管T3、T4的漏极扩散层6a、6b，如图79和图81所示，通过连接孔21a、21b连接到第三层导电膜30a、30b，再有，如图80和图81所示，通过连接孔42a、42b连接到第四层导电膜，即铝布线等的位线50a、50b。
再者，在存取MOS晶体管T3、T4的源极6c、6d上分别通过连接孔5a、5c直接连接到驱动MOS晶体管T2、T1的栅电极10b、10c上。此外，驱动MOS晶体管T1、T2的各个源极，如图79所示，通过21c、21d用第三层导电膜30c来连接。第三层导电膜30c将接地电位Vss供给存储器内的所有驱动MOS晶体管的源极。
存取MOS晶体管T3、T4的源极扩散层6c、6d，如图78所示，通过连接孔12a、12b连接到低电阻多晶硅20a、20b，再通向高阻部分20R1、20R2。此外，如图78所示，第二层导电膜20c是向存储器内加电源电压Vcc的供给线，将电源电压供给高阻元件R1、R2。
其次，图82～图86是用于说明图76中示出的现有的TFT负载型SRAM的1位部分的结构和制造方法的图，图82～图85是表示每1层或每1个工序的1位部分的平面布局图，图86是图82～图85的Y1-Y2线的剖面图。
图82是包含第一层导电膜，即栅电极的存取MOS晶体管和驱动MOS晶体管的平面布局图，图83第二层导电膜，即TFT的下部栅电极的平面布局图，图84是第三层导电膜，即TFT的沟道层的平面布局图，图85是第五层导电膜，即铝布线的平面布局图。
在图82中，字线10a是存取MOS晶体管T3、T4的共用栅。MOS晶体管T4的漏极扩散层6b，如图86和图85所示，通过连接孔32b连接到第四层导电膜40b，再通过连接孔41b连接到第五层导电膜，即铝布线等的位线50a、50b。同样，MOS晶体管T3的漏极扩散层6a，通过连接孔32a连接到第四层导电膜40a，再通过连接孔41a连接到第五层导电膜，即铝布线等的位线50a、50b。
再有，MOS晶体管T3、T4的源极6c、6d，如图82和图86所示，分别通过5a、5c直接连接到驱动MOS晶体管T2、T1的栅电极10b、10c。此外，驱动MOS晶体管T1、T2的源极，如图82所示，在扩散区中互相连接。第一层导电膜10d将接地电位Vss供给存储器内的所有驱动MOS晶体管的源极。
成为负载元件的TFTT5、T6由下述部分构成如图83和图86所示，用第二层导电膜，即多晶硅形成的下部栅电极20a、20b；如图86所示，用第二层绝缘膜21形成的栅氧化膜；和如图84和图86所示，用第三层导电膜，即多晶硅形成的30a、30b形成的沟道。
如图86和图82～85所示，存取MOS晶体管T3、T4的源极扩散层，即节点N1、N2分别通过连接孔12a、21a，还通过连接孔12b、21b连接到第三层导电膜，即沟道层30a、30b。沟道层30a、30b的两端成为低电阻多晶硅，另一端的低电阻多晶硅层成为电源电压Vcc的供给线。
在上述的那种现有结构的SRAM存储单元中，存在下述问题。
在存储单元上以层叠结构形成用作负载元件的高阻多晶硅或TFT时，将其通过连接孔5a、5b直接连接到驱动MOS晶体管T1、T2的栅电极10b、10c。此时，在连接孔5a、5b与驱动MOS晶体管T1、T2的栅电极10b、10c之间，在驱动MOS晶体管T1、T2的栅电极10b、10c与连接孔12a、12b之间，此外在连接孔12a、12b与负载元件之间，分别产生由照相制版的掩模偏移或刻蚀引起的尺寸的增加(以下简称为CD增益)或尺寸的减少(以下简称为CD损耗)。因此，在进行单元布局时，需要确保充分的重合裕量，在现有型的存储单元中，存在该重合裕量使存储器芯片整体面积增加的问题。
此外，当在存储器芯片的封装中使用的陶瓷材料或树脂材料和布线材料中所含有的微量的铀(U)或钍(Th)裂变时，产生α射线。该α射线如穿入芯片中，则沿α射线的途径产生电子-空穴对，该电子-空穴对混入存储节点N1、N2中存储的电荷，使存储节点N1、N2的电位发生变动，结果，会破坏存储单元的信息。这是称为软错误(soft error)的现象。此外，在最近，由宇宙α射线产生的软错误也成为问题。如宇宙α射线与大气发生碰撞，则会产生中子。该中子穿入芯片中，与硅的原子核发生碰撞。如发生碰撞，则产生质子、α粒子、重离子等带电粒子，同时，硅的原子核移动。由此，会产生大量的电荷，这些电荷混入存储节点N1、N2中存储的电荷，使存储节点N1、N2的电位发生变动，破坏存储单元的信息。在现有的SRAM存储单元中，通过驱动MOS晶体管T1、T2的漏区的n+扩散层与p型硅衬底之间形成的P-N结电容或栅氧化膜或层间绝缘膜等的绝缘膜电容，可存储补偿因α射线或中子引起的电荷消失的电荷。但是，如缩小存储单元的面积，则为了补偿因α射线或中子引起的电荷消失，存储电荷变得不够。因而，在现有的SRAM存储单元的结构中，存在如进行微细化的话则软错误率增加、存储器的可靠性显著下降的问题。
此外，在存储单元上以层叠结构形成用作负载元件的高阻多晶硅或TFT时，在每1层的形成中进行光刻、刻蚀。因此，工序的数目增加，故存在制品的成品率下降的问题。
本发明的目的在于提供一种解决上述的现有技术中的问题、减少所需要的面积、提高抗软错误的性能、与以往相比制造工序短的半导体装置及其制造方法。
本发明的半导体装置备有与半导体衬底的主表面相接而形成的基底绝缘膜；在该基底绝缘膜上互相夹住绝缘膜而形成的多个导电膜，其特征在于通过对绝缘膜开孔而形成的连接孔连接上述多个导电膜中邻接的至少两个导电膜，同时形成为相同的平面形状。
此外，本发明的半导体装置的特征在于通过对上述基底绝缘膜开孔而形成的连接孔，将上述多个导电膜中与上述基底绝缘膜相接而形成的导电膜连接到上述半导体衬底。
此外，本发明的半导体装置的特征在于在上述多个导电膜中至少一个导电膜上形成高阻区。
此外，本发明的半导体装置的特征在于备有与上述多个导电膜中至少一个导电膜之间夹住绝缘膜而形成的另一个导电膜，通过上述一个导电膜和上述另一个导电膜形成薄膜晶体管。
此外，本发明的半导体装置的特征在于通过上述一个导电膜形成上述薄膜晶体管的栅电极，通过上述另一个导电膜形成上述薄膜晶体管的沟道。
此外，本发明的半导体装置的特征在于通过上述一个导电膜形成上述薄膜晶体管的沟道，通过上述另一个导电膜形成上述薄膜晶体管的栅电极。
此外，本发明的半导体装置的特征在于形成上述另一个导电膜使之在与上述一个导电膜之间介入绝缘膜并将其夹住，而且还备有与上述一个导电膜连接的再一个导电膜。
此外，本发明的半导体装置的特征在于通过上述另一个导电膜形成上述薄膜晶体管的沟道，通过上述一个导电膜和与其连接的上述再一个导电膜形成上述薄膜晶体管的双栅电极。
此外，本发明的半导体装置的特征在于将上述另一个导电膜和上述再一个导电膜形成为相同的平面形状。
此外，本发明的半导体装置备有在半导体衬底的主表面上夹住基底绝缘膜而形成的表面导电膜和在该表面导电膜上互相夹住绝缘膜而形成的多个导电膜，其特征在于在上述多个导电膜中至少将2个导电膜形成为相同的平面形状，而且通过对绝缘膜开的连接孔将其一个导电膜与上述表面导电膜连接起来。
此外，本发明的半导体装置的特征在于通过对上述基底绝缘膜开的连接孔将上述表面导电膜连接到上述半导体衬底上。
此外，本发明的半导体装置的特征在于在上述多个导电膜中，至少在一个导电膜上形成高阻区。
此外，本发明的半导体装置的特征在于通过上述两个导电膜中的上述一个导电膜形成薄膜晶体管的栅电极，通过上述两个导电膜中的另一个导电膜形成上述薄膜晶体管的沟道。
此外，本发明的半导体装置的特征在于将上述两个导电膜中的另一个导电膜形成为中间介入绝缘膜且夹在与上述一个导电膜之间，而且还备有连接到上述一个导电膜的再一个导电膜。
此外，本发明的半导体装置的特征在于通过上述两个导电膜中的另一个导电膜形成上述薄膜晶体管的沟道，通过上述一个导电膜和与其连接的上述再一个导电膜形成上述薄膜晶体管的双栅电极。
其次，本发明的半导体装置的制造方法的特征在于，具有在半导体衬底的基底绝缘膜上形成第1导电膜的工序；在上述第1导电膜上形成第1绝缘膜的工序；形成至少贯通上述第1绝缘膜和上述第1导电膜的开孔的工序；在包含上述开孔的上述第1绝缘膜上形成第2导电膜的工序；对上述第2导电膜、上述第1绝缘膜和上述第1导电膜进行图形刻蚀使之成为相同的平面形状的工序。
此外，本发明的半导体装置的制造方法的特征在于，具有在半导体衬底的主表面上形成基底绝缘膜的工序；在上述基底绝缘膜上形成第1导电膜的工序；在上述第1导电膜上形成第1绝缘膜的工序；形成贯通上述第1绝缘膜、上述第1导电膜和上述基底绝缘膜的开孔的工序；在包含上述开孔的上述第1绝缘膜上形成第2导电膜的工序；对上述第2导电膜、上述第1绝缘膜、上述第1导电膜和上述基底绝缘膜进行图形刻蚀使之成为相同的平面形状的工序。
此外，本发明的半导体装置的制造方法的特征在于，具有在半导体衬底的主表面上形成基底绝缘膜的工序；在上述基底绝缘膜上形成第1导电膜的工序；在上述第1导电膜上形成第1绝缘膜的工序；形成贯通上述第1绝缘膜、上述第1导电膜和上述基底绝缘膜的开孔的工序；在包含上述开孔的上述第1绝缘膜上形成第2导电膜的工序；在上述第2导电膜中形成第2绝缘膜的工序；在上述第2绝缘膜上形成第3导电膜的工序；对上述第3导电膜、上述第2绝缘膜、上述第2导电膜、上述第1绝缘膜和上述第1导电膜进行图形刻蚀使之成为相同的平面形状以便包含上述开孔的工序。
此外，本发明的半导体装置的制造方法的特征在于，具有在半导体衬底的主表面上形成基底绝缘膜的工序；在上述基底绝缘膜上形成基底开孔的工序；在包含上述基底开孔的上述基底绝缘膜上形成第1导电膜的工序；对上述第1导电膜进行图形刻蚀的工序；在上述第1导电膜和上述基底绝缘膜上形成第1绝缘膜的工序；在上述第1绝缘膜上形成第1开孔的工序；在包含上述第1开孔的上述第1绝缘膜上形成第2导电膜的工序；在上述第2导电膜上形成第2绝缘膜的工序；在上述第2绝缘膜上形成第3导电膜的工序；对上述第3导电膜、上述第2绝缘膜和上述第2导电膜进行图形刻蚀使之成为相同的平面形状的工序。
此外，本发明的半导体装置的制造方法的特征在于，具有在半导体衬底的主表面上形成基底绝缘膜的工序；在上述基底绝缘膜上形成基底开孔的工序；在包含上述基底开孔的上述基底绝缘膜上形成第1导电膜的工序；对上述第1导电膜进行图形刻蚀的工序；在上述第1导电膜和上述基底绝缘膜上形成第1绝缘膜的工序；在上述第1绝缘膜上形成第1开孔的工序；在包含上述第1开孔的上述第1绝缘膜上形成第2导电膜的工序；对上述第2导电膜进行图形刻蚀的工序；在上述第2导电膜和上述第1绝缘膜上形成第2绝缘膜的工序；在上述第2绝缘膜上形成第2开孔的工序；在包含上述第2开孔的上述第2绝缘膜上形成第3导电膜的工序；在上述第3导电膜上形成第3绝缘膜的工序；在上述第3绝缘膜上形成第4导电膜的工序；对上述第4导电膜、上述第3绝缘膜和上述第3导电膜进行图形刻蚀使之成为相同的平面形状的工序。
图1是本发明的实施例1的SRAM的存储单元的第1层和第2层导电膜的平面布局图。
图2是实施例1的第3层导电膜的平面布局图。
图3是实施例1的图1和图2的平面布局图的X1-X2线的剖面图。
图4是实施例1的图1和图2的平面布局图的Y1-Y2线的剖面图。
图5是用于说明实施例1的SRAM存储单元的制造方法的剖面图。
图6是用于说明实施例1的SRAM存储单元的制造方法的剖面图。
图7是用于说明实施例1的SRAM存储单元的制造方法的剖面图。
图8是用于说明实施例1的SRAM存储单元的制造方法的剖面图。
图9是用于说明实施例1的SRAM存储单元的制造方法的剖面图。
图10是用于说明实施例1的SRAM存储单元的电路的图。
图11是本发明的实施例2的SRAM的存储单元的第1层和第2层导电膜的平面布局图。
图12是实施例2的第3层导电膜的平面布局图。
图13是实施例2的第4层导电膜的平面布局图。
图14是实施例2的图11～图13的平面布局图的X1-X2线的剖面图。
图15是实施例2的图11～图13的平面布局图的Y1-Y2线的剖面图。
图16是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图17是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图18是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图19是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图20是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图21是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图22是用于说明实施例2的SRAM存储单元的制造方法的剖面图。
图23是实施例3的SRAM存储单元的第3层导电膜的平面布局图。
图24是实施例3的第4层导电膜的平面布局图。
图25是实施例3的图23～图24的平面布局图的X1-X2线的剖面图。
图26是实施例3的图23～图24的平面布局图的Y1-Y2线的剖面图。
图27是用于说明实施例3的SRAM存储单元的制造方法的剖面图。
图28是用于说明实施例3的SRAM存储单元的电路的图。
图29是实施例4的第4层导电膜的平面布局图。
图30是实施例4的第5层导电膜的平面布局图。
图31是实施例4的图30的平面布局图的X1-X2线的剖面图。
图32是实施例4的图30的平面布局图的Y1-Y2线的剖面图。
图33是用于说明实施例4的SRAM存储单元的制造方法的剖面图。
图34是用于说明实施例4的SRAM存储单元的电路的图。
图35是实施例5的SRAM存储单元的第3层和第4层导电膜的平面布局图。
图36是实施例5的第5层导电膜的平面布局图。
图37是实施例5的图36的平面布局图的X1-X2线的剖面图。
图38是实施例5的图36的平面布局图的Y1-Y2线的剖面图。
图39是用于说明实施例5的SRAM存储单元的制造方法的剖面图。
图40是用于说明实施例5的SRAM存储单元的制造方法的剖面图。
图41是用于说明实施例5的SRAM存储单元的制造方法的剖面图。
图42是实施例6的SRAM存储单元的第1层导电膜的平面布局图。
图43是实施例6的第2层和第3层导电膜的平面布局图。
图44是实施例6的第4层导电膜的平面布局图。
图45是实施例6的第5层导电膜的平面布局图。
图46是实施例6的图45的平面布局图的X1-X2线的剖面图。
图47是实施例6的图45的平面布局图的Y1-Y2线的剖面图。
图48是用于说明实施例6的SRAM存储单元的制造方法的剖面图。
图49是用于说明实施例6的SRAM存储单元的制造方法的剖面图。
图50是用于说明实施例6的SRAM存储单元的制造方法的剖面图。
图51是用于说明实施例6的SRAM存储单元的制造方法的剖面图。
图52是用于说明实施例6的SRAM存储单元的制造方法的剖面图。
图53是用于说明实施例6的SRAM存储单元的电路的图。
图54是实施例7的SRAM存储单元的第1层导电膜的平面布局图。
图55是实施例7的第2层导电膜的平面布局图。
图56是实施例7的第3层和第4层导电膜的平面布局图。
图57是实施例7的第5层导电膜的平面布局图。
图58是实施例7的图57的平面布局图的X1-X2线的剖面图。
图59是实施例7的图57的平面布局图的Y1-Y2线的剖面图。
图60是用于说明实施例7的SRAM存储单元的制造方法的剖面图。
图61是用于说明实施例7的SRAM存储单元的制造方法的剖面图。
图62是用于说明实施例7的SRAM存储单元的制造方法的剖面图。
图63是用于说明实施例7的SRAM存储单元的制造方法的剖面图。
图64是用于说明实施例7的SRAM存储单元的制造方法的剖面图。
图65是用于说明实施例7的SRAM存储单元的电路的图。
图66是实施例8的SRAM存储单元的第1层、第2层和第3层导电膜的平面布局图。
图67是实施例8的第4层导电膜的平面布局图。
图68是实施例8的第5层导电膜的平面布局图。
图69是实施例8的图68的平面布局图的X1-X2线的剖面图。
图70是实施例8的图68的平面布局图的Y1-Y2线的剖面图。
图71是用于说明实施例8的SRAM存储单元的制造方法的剖面图。
图72是用于说明实施例8的SRAM存储单元的制造方法的剖面图。
图73是用于说明实施例8的SRAM存储单元的制造方法的剖面图。
图74是用于说明实施例8的SRAM存储单元的电路的图。
图75是将电阻作为负载元件的静态型随机存取存储器的等效电路图。
图76是将薄膜晶体管作为负载元件的静态型随机存取存储器的等效电路图。
图77是现有的高阻负载型的SRAM存储单元的存取MOS晶体管和驱动MOS晶体管的平面布局图。
图78是现有的高阻负载型的SRAM存储单元的第2层导电膜的平面布局图。
图79是现有的高阻负载型的SRAM存储单元的第3层导电膜的平面布局图。
图80是现有的高阻负载型的SRAM存储单元的第4层导电膜的平面布局图。
图81是用于说明现有的高阻负载型的SRAM存储单元的制造方法和结构的剖面图。
图82是现有的TFT负载型的SRAM存储单元的存取MOS晶体管和驱动MOS晶体管的平面布局图。
图83是现有的TFT负载型的SRAM存储单元的第2层导电膜的平面布局图。
图84是现有的TFT负载型的SRAM存储单元的第3层导电膜的平面布局图。
图85是现有的TFT负载型的SRAM存储单元的第4层导电膜的平面布局图。
图86是用于说明现有的TFT负载型的SRAM存储单元的制造方法的剖面图。
以下，对本发明的实施例的半导体装置以SRAM存储单元为例进行说明。在各图中，同一符号表示相同或相当的部分。
实施例1本实施例1的特征在于，SRAM存储单元的负载元件由高阻元件构成，而且将MOS晶体管的栅电极和电阻元件同时形成为相同的平面形状。
图1～图10是用于说明实施例1的SRAM存储单元的结构和制造方法的图。图1和图2是用于说明SRAM存储单元的平面布局的图，图1是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即高阻元件的平面布局图。此外，图2是第3层导电膜、即铝布线的平面布局图。
此外，图3和图4分别是示出图1和图2的平面布局图的沿X1-X2、Y1-Y2线的剖面的图。此外，图5～图9是用于说明SRAM存储单元的制造方法的图，是示出图1和图2的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图10是用于说明本实施例1的SRAM的电路和结构的对应关系的图。
其次，关于本实施例1的存储单元，参照图1～图10一边说明制造方法，同时说明其结构。
首先，参照图5，在电阻率为10Ω·cm(100)面的n型硅衬底1内通过硼的离子注入和热扩散法形成杂质浓度为1.0E15～1.0E17/cm3的p型阱2(作为半导体衬底的一部分的阱2。以下相同)。
其次，通过LOCOS法等形成厚度为100～1000nm的氧化硅膜3a、3b、3c，使MOS晶体管的形成区域通过绝缘而分离。
其次，涂敷抗蚀剂3’，进行光刻，在氧化硅膜3b和3c之间，只在后面形成的存取MOS晶体管T4的源区的一部分上、即成为第1层导电膜10c的下部区域的部分上，进行砷等的n型杂质的离子注入，形成n+区，之后除去抗蚀剂3’。
其次，参照图6，在作为MOS晶体管的有源区的部分上形成厚度为10～100nm的栅氧化膜4(基底绝缘膜)。
其次，参照图7，淀积使用了包含磷等n型杂质的多晶硅膜、金属硅化物(silicide)膜或金属多晶硅硅化物膜(polycide)等导电膜的第1层导电膜10(表面导电膜)，接着淀积由SiO2等构成的厚度为100～1000nm的第1层层间绝缘膜11。
其次，参照图8和图1，通过光刻和刻蚀同时对第1层层间绝缘膜11、第1层导电膜10和栅氧化膜4进行开孔，形成层间的连接孔12a、12b。其次，淀积由多晶硅膜等形成的第2层导电膜20，在该导电膜20的表面以剂量1.0E12～1.0E13/cm2进行磷等的n型杂质的离子注入。
其次，参照图9和图1，通过光刻和刻蚀，同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀以便包含经连接孔12a、12b的层间连接，形成第1层导电膜10a、10b、10c、10d和第2层导电膜20a、20b、20c、20d。
第1层导电膜10a对存取MOS晶体管T3、T4来说成为共用的栅电极，而且成为字线，导电膜10b、10c分别成为驱动MOS晶体管T1、T2的栅电极，再者，导电膜10d成为邻接的存储单元的存取MOS晶体管的栅电极。
第2层导电膜20a、20d成为电源电位的供给线，导电膜20b、20c用于形成电阻元件20R1和20R2的负载电路。
其次，对于以这种方式进行刻蚀的图形，将光刻胶形成掩模，通过砷等的n型杂质的离子注入形成MOS晶体管T1～T4的源/漏区，同时将第2层导电膜20b、20c除了电阻元件20R1和20R2的部分之外形成为低电阻。
其次，参照图3、图4和图2，用CVD法等淀积SiO2等的厚度为100～1000nm的绝缘膜41。接着，在绝缘膜41上开连接孔42a～42e后，形成厚度为500～2000nm的铝布线50a～50d作为第3层导电膜。铝布线50a、50b成为位线，铝布线50c成为电源电位供给线，铝布线50d成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图10所示的电路的形成。在图10的电路图中，附以与图1～图9的结构的符号对应的符号。
首先，如图1中所示，第1导电膜10a成为存取MOS晶体管T3、T4的共用栅，而且成为字线。
存取MOS晶体管T3、T4的漏扩散层6a、6b，如图2所示，分别通过连接孔42a、42b与位线中的铝布线50a、50b连接。
存取MOS晶体管T3的源极6c，如图1所示，在扩散层中与节点N1相连，如图3所示，节点N1通过对栅氧化膜4的一部分进行刻蚀而形成的孔12a，与第1导电膜10c直接连接，该第1导电膜10c的延伸成为驱动MOS晶体管T2的栅。
此外，节点N1通过连接孔12a与电阻20R1连接，再者电阻20R1通过连接孔42c与第3层导电膜、即电源电位供给线50c连接。电源电位供给线50c通过另一个连接孔42c与位于字线10a上的电源电位供给线20a连接。从电源电位供给线20a的电源电压Vcc供给的微小的电流通过高阻部分20R1流到存取MOS晶体管T3的源扩散层6c。
此外，第2层导电膜20c通过第1层导电膜10c和层间绝缘膜11形成电容元件C1，可对存储节点N1的扩散层6c供给电荷。
此外，节点N1经过扩散层与驱动MOS晶体管T1的漏极连接。
接着，存取MOS晶体管T4的源极6d，经过扩散层与节点N2相连，节点N2通过对栅氧化膜4的一部分进行刻蚀而形成的孔12b，与第1导电膜10b直接连接，该第1导电膜10b的延伸成为驱动MOS晶体管T1的栅。
此外，节点N2如图4和图1所示，连接到电阻20R2，电阻20R2从图2可知，通过连接孔42e连接到电源电位供给线50c。
此外，节点N2经过扩散层与驱动MOS晶体管T2的漏极连接。
此外，驱动MOS晶体管T1的源极S与驱动MOS晶体管T2的源极S，如图1所示，在扩散区中连通，从图2可知，上述源极通过连接孔42d连接到接地电位供给线、即铝布线50d。铝布线50d固定于接地电位Vss，连接到存储装置内的所有的驱动MOS晶体管的源极。通过以上所述，形成图10的电路。
如以上所说明的，如采用本实施例1，由于同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀，使之形成为相同的平面形状以便包含必要的层间连接，故不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，在对第1层层间绝缘膜11、第1层导电膜10和栅氧化膜4同时进行开孔而形成连接孔12a、12b后，淀积多晶硅膜等导电膜作为第2层导电膜20，由于将第2层导电膜20和第1层导电膜10连接到存储节点N1、N2，可将由第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10形成的电容元件C1、C2的静电电容分别连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例2本实施例2的特征在于，SRAM存储单元的负载元件由下部栅结构的TFT构成，而且将MOS晶体管的栅电极和TFT的下部栅电极同时形成为相同的平面形状。
图11～图22是用于说明作为实施例2的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图11和图13是用于说明SRAM存储单元的平面布局的图，图11是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即TFT的下部栅电极的平面布局图。图12是第3层导电膜、即TFT的沟道层的平面布局图。此外，图13是第4层导电膜、即铝布线的平面布局图。
此外，图14和图15分别是示出图11～图13的平面布局图的沿X1X2、Y1-Y2线的剖面的图。此外，图16～图21是用于说明SRAM存储单元的制造方法的图，是示出图11～图13的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图22是用于说明本实施例2的SRAM的电路和结构的对应关系的图。
其次，关于本实施例2的存储单元，参照图17～图22一边说明制造方法，同时说明其结构。
首先，参照图16，在电阻率为10Ω·cm(100)面的n型硅衬底1内通过硼的离子注入和热扩散法形成杂质浓度为1.0E15～1.0E17/cm3的p型阱2。其次，通过LOCOS法等形成厚度为100～1000nm的氧化硅膜3a、3b、3c，使MOS晶体管的形成区域通过绝缘而分离。
其次，涂敷抗蚀剂3’，进行光刻，在氧化硅膜3b和3c之间，只在后面形成的存取MOS晶体管T4的源区的一部分上、即成为第1层导电膜10c的下部区域的部分上，进行砷等的n型杂质的离子注入，形成n+区，之后除去抗蚀剂3’。
其次，参照图17，在作为MOS晶体管的有源区的部分上形成厚度为10～100nm的栅氧化膜4。
其次，参照图18，淀积使用了包含磷等n型杂质的多晶硅膜、金属硅化物(silicide)膜或金属多晶硅硅化物(polycide)膜等导电膜的第1层导电膜10(表面导电膜)，接着淀积由SiO2等构成的厚度为100～1000nm的层间绝缘膜11。
其次，参照图19和图11，通过光刻和刻蚀同时对第1层层间绝缘膜11、第1层导电膜10和栅氧化膜4进行开孔，形成层间的连接孔12a、12b。其次，淀积由多晶硅膜等形成的第2层导电膜20，在该导电膜20的表面以剂量1.0E12～1.0E13/cm2进行磷等的n型杂质的离子注入。
其次，参照图20和图11，通过光刻和刻蚀，同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀以便包含经连接孔12a、12b的层间连接，将第1层导电膜10a、10b、10c、10d和第2层导电膜20a、20b、20c、20d形成为相同的平面形状。
第1层导电膜10a对存取MOS晶体管T3、T4来说成为共用的栅电极，而且成为字线，导电膜10b、10c分别成为驱动MOS晶体管T1、T2的栅电极，再者，导电膜10d成为邻接的存储单元的存取MOS晶体管的栅电极。
第2层导电膜20b、20c用于形成TFT的下部栅电极。导电膜20a、20d经后面形成的绝缘膜形成电容。
其次，对于以这种方式进行刻蚀的图形，将光刻胶作成掩模，通过砷等的n型杂质的离子注入形成MOS晶体管T1～T4的源/漏区，同时将第2层导电膜20a～20d形成为低电阻。
其次，参照图21，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。接着，同时参照图12，通过光刻和刻蚀对第2层层间绝缘膜21开孔，形成层间的连接孔22a、22b。再有，也可用22a、22b代替上面说明了的连接孔12a、12b。此时，就不需要连接孔12a、12b了。
其次，淀积由多晶硅膜等形成的第3层导电膜30(包含30a、30b)，通过光刻和刻蚀成为TFT的沟道，而且形成作为电源电压Vcc的供电用的布线的第3层导电膜30a、30b。其次，在该导电膜30a、30b的表面以剂量1.0E12～1.0E13/cm2进行硼等的p型杂质的离子注入，形成TFT的沟道区。其次，将光刻胶作成掩模，以剂量1.0E14～1.0E15/cm2进行硼等的p型杂质的离子注入，形成TFTT5、T6的源/漏，和电源电压Vcc的供电用的布线部分的低电阻区域。
其次，参照图14和图15，用CVD等淀积由SiO2等构成的厚度为100～1000nm的层间绝缘膜41。接着，同时参照图13，在绝缘膜41上开连接孔42a、42b、42c后，形成厚度为500～2000nm的铝布线50a、50b、50c作为第4层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图22所示的电路的形成。在图22的电路图中，附以与图11～图21的结构的符号对应的符号。
首先，如图11所示，第1导电膜10a成为存取MOS晶体管T3、T4的共用栅，而且成为字线。
存取MOS晶体管T3、T4的漏扩散层6a、6b，如图13所示，分别通过连接孔42a、42b与位线中的铝布线50a、50b连接。
存取MOS晶体管T3的源极6c，如图11所示，在扩散层中与节点N1相连，节点N1通过对栅氧化膜4的一部分进行刻蚀而形成的孔12a，与第1导电膜10c直接连接，该第1导电膜10c延伸成为驱动MOS晶体管T2的栅。
此外，节点N1，如图14和图12所示，通过连接孔12a与与成为TFT的沟道区的第3导电膜30b连接，该第3导电膜30b的另一端成为电源电位供给线。再者，节点N1，如图11所示，经过扩散层与驱动MOS晶体管T1的漏极连接。
接着，存取MOS晶体管T4的源极6d，如图11所示，经过扩散层与节点N2相连，节点N2通过对栅氧化膜4的一部分进行刻蚀而形成的孔12b，与第1导电膜10b直接连接，该第1导电膜10b延伸成为驱动MOS晶体管T1的栅。
此外，节点N2如图15和图12所示，通过连接孔22b连接到成为TFTT6的沟道区的第3导电膜30a。第3导电膜30a的另一端成为电源电位供给线。再者，节点N2经过扩散层与驱动MOS晶体管T2的漏极连接。
此外，第2层导电膜20c、20b通过第1层导电膜10c、10b和层间绝缘膜11形成电容元件C1、C2，可分别对存储节点N1、N2的扩散层6c、6d供给电荷。
此外，驱动MOS晶体管T1的源极S与驱动MOS晶体管T2的源极S，如图11所示，在扩散区中连通，从图13可知，上述源极通过连接孔42c连接到接地电位供给线，即铝布线50c。铝布线50c固定于接地电位Vss，连接到存储装置内的所有的驱动MOS晶体管的源极。通过以上所述，形成图22的电路。
如以上所说明的，如采用本实施例2，由于同时对第2层导电膜20a～20d、第1层层间绝缘膜11和第1层导电膜10a～10d进行图形刻蚀形成为相同的平面形状以便包含必要的层间连接，故不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，在对第1层层间绝缘膜11、第1层导电膜10和栅氧化膜4同时进行开孔而形成连接孔12a、12b后，淀积多晶硅膜等导电膜作为第2层导电膜20，由于将第2层导电膜20和第1层导电膜10连接到存储节点N1、N2，可将由第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10形成的电容元件C1、C2的静电电容分别连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例3本实施例3的特征在于，SRAM存储单元的负载元件由上部栅结构的TFT构成，而且将MOS晶体管的栅电极和TFT的沟道同时形成为相同的平面形状。
图11、图16～图20和图23～图28是用于说明作为实施例3的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图11和图23～图24是用于说明SRAM存储单元的平面布局的图，图11是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即TFT的沟道区的平面布局图。图23是第3层导电膜、即TFT的上部栅电极的平面布局图。此外，图24是第4层导电膜、即铝布线的平面布局图。
此外，图25和图26分别是示出图11和图23～图24的平面布局图的沿X1-X2、Y1-Y2线的剖面的图。此外，图16～图20和图27是用于说明SRAM存储单元的制造方法的图，是示出图11和图23～图24的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图28是用于说明本实施例3的SRAM的电路和结构的对应关系的图。
其次，关于本实施例3的存储单元，参照图11和图16～图20、以及图23～图28，一边说明制造方法，同时说明其结构。
首先，参照图16～图20和图11，经过与在实施例2中说明了的工序相同的工序。
其次，参照图27，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。接着，同时参照图23，通过光刻和刻蚀对第2层层间绝缘膜21开孔，形成层间的连接孔22a～22f。其次，淀积由多晶硅膜等形成的第3层导电膜30(包含30a、30b、30c、30d)，以剂量1.0E14～1.0E15/cm2进行硼等的p型杂质的离子注入。其后，通过光刻和刻蚀，形成TFTT5、T6的上部栅电极30a、30b、导电层30c、30d。
其次，参照图25和图26，用CVD等淀积由SiO2等构成的厚度为100～1000nm的层间绝缘膜41。接着，同时参照图24，在绝缘膜41上开连接孔42a、42b、42c后，形成厚度为500～2000nm的铝布线50a、50b、50c作为第4层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图28所示的电路的形成。在图28的电路图中，附以与图11、图16～图20以及图23～图27的结构的符号对应的符号。
首先，关于利用第1层导电膜10a～10c的TFTT5、T6的形成，由于与实施例2相同，故省略其详细的说明。
其次，第1层导电膜10a～10d和第2层导电膜20a～20d的连接关系与实施例2相同，在本实施例3中所不同的是，第2层导电膜20b、20c成为TFT的沟道区，导电膜20a、20d成为电源电位的供给线。
其次，参照图25和图23，第2层导电膜20c通过连接孔22c连接到第3导电膜30a，该第3导电膜30a成为TFTT6的上部电极。此外，第2导电膜20c通过连接孔22f连接到第3导电膜30d，该第3导电膜30d的另一端通过连接孔22e连接到电源电位供给线、即第2导电膜20a。
另一方面，第2层导电膜20b通过连接孔22d连接到第3导电膜30b，该第3导电膜30b成为TFTT5的上部电极。此外，第2导电膜20b通过连接孔22a连接到第3导电膜30c，该第3导电膜30c的另一端通过连接孔22b连接到电源电位供给线、即第2导电膜20d。如以上所述，形成TFTT5、T6。
其次，第4层导电膜50a～50c与实施例2相同，从存取MOS晶体管T3、T4的漏极扩散层6a、6b到第5层位线的铝布线50a、50b的连接，与实施例2相同。此外。从驱动MOS晶体管T1、T2的源极S到第5层接地电位供给线50c的连接也与实施例2相同。由以上所述，形成了图28的电路。
如以上所说明的，如采用本实施例3，由于同时对第2层导电膜20a～20d、第1层层间绝缘膜11和第1层导电膜10a～10d进行图形刻蚀形成为相同的平面形状以便包含必要的层间连接。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于用第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10形成的电容元件C1、C2的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例4本实施例4的特征在于，SRAM存储单元的负载元件由双栅结构的TFT构成，而且同时对TFT的下部栅、第1层层间绝缘膜、MOS晶体管的栅电极进行图形刻蚀而形成。
图11～图12、图16～图21和图29～图34是用于说明作为实施例4的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图11～图12和图29～图30是用于说明SRAM存储单元的平面布局的图，图11是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即TFT的下部栅电极的平面布局图。图12是第3层导电膜、即TFT的沟道区的平面布局图。图29是第4层导电膜、即TFT的上部栅电极的平面布局图。此外，图30是第5层导电膜、即铝布线的平面布局图。
此外，图31和图32分别是示出图11～图12和图29～图30的平面布局图的沿X1-X2、Y1-Y2线的剖面的图。
此外，图16～图21和图33是用于说明SRAM存储单元的制造方法的图，是示出图11～图12和图29～图30的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图34是用于说明本实施例4的SRAM的电路和结构的对应关系的图。
其次，关于本实施例3的存储单元，参照图11～图12和图16～图21、以及图29～图34，一边说明制造方法，同时说明其结构。
首先，参照图16～图21和图11～图12，经过与在实施例2中说明了的工序相同的工序。
其次，参照图33，淀积SiO2等的厚度为100～1000nm的第3层层间绝缘膜31。接着，同时参照图29，通过光刻和刻蚀对第3层层间绝缘膜31开孔，形成层间的连接孔32a、32b。其次，淀积作为第4层导电膜40(包含40a、40b)的多晶硅膜等的导电膜，以剂量1.0E14～1.0E15/cm2进行硼等的p型杂质的离子注入，其后，通过光刻和刻蚀，形成TFTT5、T6的上部栅电极40b、40a。
其次，参照图31和图32，用CVD等淀积由SiO2等的厚度为100～1000nm的绝缘膜41。接着，同时参照图30，在绝缘膜41上开连接孔42a、42b、42c后，形成厚度为500～2000nm的铝布线50a、50b、50c作为第5层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图34所示的电路的形成。在图34的电路图中，附以与图11～图12、图16～图21以及图29～图33的结构的符号对应的符号。
首先，关于利用第1导电膜10a～10d的TFTT5、T6的形成，由于与实施例2相同，故省略其详细的说明。
其次，第1层导电膜10a～10d、第2层导电膜20a～20d和第3层导电膜30a～30d间的连接关系，也与实施例2相同，故省略其说明。
其次，参照图31和图12，节点N1通过对第3氧化膜31的一部分进行刻蚀而形成的连接孔32a与成为TFTT6的上部电极的第4导电膜40a连接。成为TFTT6的下部电极的第2导电膜20c与成为TFTT6的上部电极的第4导电膜40a，如图31所示，通过层间的连接孔22a、32a而连接。
另一方面，参照图32和图12，节点N2通过对第3氧化膜31的一部分进行刻蚀而形成的连接孔32b与成为TFTT5的上部电极的第4导电膜40b连接。成为TFTT5的下部电极的第2导电膜20b与成为上部电极的第4导电膜40b，如图32所示，通过层间的连接孔22b、32b而连接。如以上所述，形成TFTT5、T6。
其次，第5层导电膜50a～50c与实施例2相同，从存取MOS晶体管T3、T4的漏极扩散层6a、6b到第5层位线的铝布线50a、50b的连接，与实施例2相同。此外。从驱动MOS晶体管T1、T2的源极S到第5层接地电位供给线50c的连接也与实施例2相同。由以上所述，形成了图34的电路。
如以上所说明的，如采用本实施例4，由于同时对第2层导电膜20a～20d、第1层层间绝缘膜11和第1层导电膜10a～10d进行图形刻蚀形成为相同的平面形状以便包含必要的层间连接。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于用第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10形成的电容元件C1、C2的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例5本实施例5的特征在于，SRAM存储单元的负载元件由双栅结构的TFT构成，同时对MOS晶体管的栅电极(表面导电膜)、第1层层间绝缘膜、TFT的下部栅电极进行图形刻蚀而形成，而且同时对TFT的沟道、第3层层间绝缘膜、TFT的上部栅电极进行图形刻蚀使之成为相同的平面形状。
图11、图16～图20和图35～图41是用于说明作为实施例5的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图11和图35～图36是用于说明SRAM存储单元的平面布局的图，图11是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即TFT的下部栅电极的平面布局图。图35是第3层导电膜、即TFT的沟道和第4层导电膜、即TFT的上部栅电极的平面布局图。此外，图36是第5层导电膜、即铝布线的平面布局图。
此外，图37和图38分别是示出图11和图35～图36的平面布局图的沿X1-X2、Y1-Y2线的剖面的图。
此外，图16～图20和图39～图40是用于说明SRAM存储单元的制造方法的图，是示出图11和图35～图36的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图41是用于说明本实施例5的SRAM的电路和结构的对应关系的图。
其次，关于本实施例5的存储单元，参照图11和图16～图20以及图35～图41，一边说明制造方法，同时说明其结构。
首先，参照图16～图20和图11，经过与在实施例2中说明了的工序相同的工序。
其次，参照图39，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。接着，同时参照图35，通过光刻和刻蚀对第2层层间绝缘膜21开孔，形成层间的连接孔22a、22b。其次，淀积多晶硅膜等的第3层导电膜30(包含30a、30b)，其次在该导电膜30的表面以剂量1.0E12～1.0E13/cm2进行硼等的p型杂质的离子注入，形成TFTT5、T6的沟道区。
其次，将光刻胶作成掩模，通过硼等的p型杂质的离子注入，形成TFTT5、T6的源/漏区，同时形成电源电压Vcc的供电用布线部分的低电阻区域。
其次，参照图40，淀积SiO2等的厚度为100～1000nm的第3层层间绝缘膜31。接着，淀积作为第4层导电膜40(包含40a、40b)的多晶硅膜等的导电膜。其次，同时参照图35，通过光刻和刻蚀，对第3层导电膜30、第3层层间绝缘膜31和第4层导电膜40同时进行图形刻蚀以便包含连接孔22a、22b，形成TFTT5、T6的沟道，将端部成为电源电压Vcc的供电用布线的沟道层30a、30b、TFT的上部栅电极40a、40b同时形成为相同的平面形状。
最后，参照图37和图38，用CVD等淀积由SiO2等的厚度为100～1000nm的绝缘膜41。接着，同时参照图36，在绝缘膜41上开连接孔42a、42b、42c、40d、40e后，形成厚度为500～2000nm的铝布线50a、50b、50c、50d、50e作为第5层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。铝布线50d、50e分别通过连接孔42d、42e使TFT的下部栅电极20c、20b与TFT的上部栅电极40a、40b连接。
关于这样形成的存储单元，以与结构相关联的方式说明图41所示的电路的形成。在图41的电路图中，附以与图11和图16～图20以及图35～图40的结构的符号对应的符号。
首先，由于节点N1、N2，第1层导电膜10c、10b，第2层导电膜20c、20b，第3层导电膜30a、30b的连接关系与实施例2相同，故省略其详细的说明。
其次，参照图37和图36，节点N1与成为TFTT6的下部栅电极的第2层导电膜20c连接，第2层导电膜20c通过连接孔42d由第5层导电膜50d连接到成为TFTT6的上部栅电极的第4导电膜40a。由此，TFTT6的下部栅电极与TFTT6的上部栅电极连接起来。
此外，节点N2与成为TFTT5的下部栅电极的第2导电膜20b连接，第2导电膜20b通过连接孔42e由第5导电膜50e连接到成为TFTT5的上部栅电极的第4导电膜40b。由此，TFTT5的下部栅电极与TFTT5的上部栅电极连接起来。
其次，第5层导电膜50a～50c与实施例2相同，从存取MOS晶体管T3、T4的漏极扩散层6a、6b到第5层位线的铝布线50a、50b的连接，与实施例2相同。此外。从驱动MOS晶体管T1、T2的源极S到第5层接地电位供给线50c的连接也与实施例2相同。由以上所述，形成了图41的电路。
如以上所说明的，如采用本实施例5，同时对包含TFTT5、T6的下部栅电极的第2层导电膜20b、20c、第1层层间绝缘膜11和成为MOS晶体管T1～T4的栅电极的第1层导电膜10b、10c进行图形刻蚀形成为相同的平面形状以便包含必要的层间连接。此外，同时对成为TFTT5、T6的上部栅电极第4层导电膜40a、40b、第3层层间绝缘膜31和成为TFTT5、T6的沟道区的第3层导电膜30a、30b进行图形刻蚀形成为相同的平面形状以便包含必要的连接孔。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于用第2层导电膜20、第1层层间绝缘膜11和第1层导电膜10形成的电容元件的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
此外，由于用第3层导电膜30、第3层层间绝缘膜31和第4层导电膜40形成的电容元件的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第1层导电膜10、第1层层间绝缘膜11和第2层导电膜20进行图形刻蚀而形成，而且，同时对第3层导电膜30、第3层层间绝缘膜31和第4层导电膜40进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例6本实施例6的特征在于，SRAM存储单元的负载元件由双栅结构的TFT构成，同时对TFT的下部栅电极、TFT的下部栅氧化膜、TFT的沟道进行图形刻蚀使之成为相同的平面形状。
图16～图17和图42～图53是用于说明作为实施例6的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图42-图45是用于说明SRAM存储单元的平面布局的图，图42是第1层导电膜、即MOS晶体管的栅电极的平面布局图。图43是第2层导电膜、即TFT的下部栅电极和第3层导电膜、即TFT的沟道区的平面布局图。图44是第4层导电膜、即TFT的上部栅电极的平面布局图。此外，图45是第5层导电膜、即铝布线的平面布局图。
此外，图46和图47分别是示出图42～图45的平面布局图的沿X1-X2、Y1-Y2线的剖面的图。
此外，图16～图17和图48～图52是用于说明SRAM存储单元的制造方法的图，是示出图42～图45的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图53是用于说明本实施例6的SRAM的电路和结构的对应关系的图。
其次，关于本实施例6的存储单元，参照图16～图17以及图42～图52，一边说明制造方法，同时说明其结构。
首先，参照图16和图17，经过与在实施例2中说明了的工序相同的工序。
其次，参照图48和图42，通过光刻和刻蚀对氧化膜4开孔，形成连接孔5a、5b。在其上用多晶硅膜等淀积第1层导电膜10，通过光刻和刻蚀对其进行图形刻蚀，形成MOS晶体管的栅电极10a、10b、10c、10d。其次，将光刻胶作成掩模，通过砷等的n型杂质的离子注入，形成MOS晶体管T1～T4的源/漏。接着淀积SiO2等的厚度为100～1000nm的第1层层间绝缘膜11。
其次，参照图49和图43，通过光刻和刻蚀，对第1层层间绝缘膜11进行开孔，形成连接孔12a、12b。其次，在其上用多晶硅膜等淀积第2层导电膜20，在该导电膜20的表面以剂量1.0E12～1.0E13/cm2进行磷等的n型杂质的离子注入。再者，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。
其次，参照图50，在第2层层间绝缘膜21上淀积多晶硅膜等的第3层导电膜30。
其次参照图51和图43，通过光刻和刻蚀，同时对第3层导电膜30、第2层层间绝缘膜21和第2层导电膜20进行图形刻蚀使之成为相同的形状以便包含第1层导电膜10和第2层导电膜20之间的连接孔12a、12b，成为TFTT5、T6的沟道，此外同时将成为电源电压Vcc的供电用布线的第3层导电膜30b、30a、成为TFTT5、T6的下部栅电极的第2层导电膜20b、20a形成为相同的形状。其次，在导电膜30的表面以剂量1.0E12～1.0E13/cm2进行硼等的p型杂质的离子注入，形成TFTT5、T6的沟道。其次，将光刻胶作成掩模，通过硼等的p型杂质的离子注入，形成TFTT5、T6的源/漏区和电源电压Vcc的供电用布线部分的低电阻区域。
其次，参照图52，淀积SiO2等的厚度为100～1000nm的第3层层间绝缘膜31。其次，同时参照图44，通过光刻和刻蚀，对第3层层间绝缘膜31开孔，形成连接孔32a、32b、32c、32d。其次，淀积多晶硅膜等的第4层导电膜40(包含40a、40b)，通过光刻和刻蚀，对第4层导电膜40进行图形刻蚀，形成TFTT5、T6的上部栅电极40b、40a。
其次，参照图46和图47，用CVD等淀积SiO2等的厚度为100～1000nm的绝缘膜41。接着，同时参照图45，在绝缘膜41上开连接孔42a、42b、42c后，形成厚度为500～2000nm的铝布线50a、50b、50c作为第5层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图53所示的电路的形成。在图53的电路图中，附以与图16～图17以及图42～图52的结构的符号对应的符号。
如将本实施例6的第1层导电膜10a、10c、10b、10d与前面的实施例2的第1层导电膜10a、10b、10c、10d进行比较，首先其平面形状是相同的。此外，关于与节点N1、N2的连接关系，在实施例2中是由连接孔12a、12b连接，在本实施例6中是由连接孔5a、5b连接，但由于实质上是相同的，故省略其详细的说明。
但是，第2层导电膜以后的连接是不同的，如以下所述。
参照图46和图44，与节点N1连接的第1导电膜10c通过连接孔32b连接到第4导电膜40a，第4导电膜40a通过连接孔32a连接到成为TFTT5的沟道区的第3导电膜30b。由此，节点N1连接到成为TFTT5的沟道区的第3导电膜30b。
此外，节点N1从第1导电膜10c通过连接孔12a与成为TFTT6的下部栅电极的第2导电膜20a连接。此外，第1导电膜10c通过连接孔32b与成为TFTT6的上部栅电极的第4导电膜40a连接。由此，TFTT6的上部栅电极与下部栅电极连接起来。
另一方面，节点N2从第1导电膜10b通过连接孔32c连接到第4导电膜40b，第4导电膜40b通过连接孔32d连接到成为TFTT6的沟道区的第3导电膜30a。由此，节点N2与成为TFTT6的沟道区的第3导电膜30a连接起来。
此外，节点N2从第1导电膜10b通过连接孔12b与成为TFTT5的下部栅电极的第2导电膜20b连接。此外，第1导电膜10b通过连接孔32c与成为TFTT5的上部栅电极的第4导电膜40b连接。由此，TFTT6的上部栅电极与下部栅电极连接起来。如以上所述，形成TFTT5、T6。
其次，由于从存取MOS晶体管T3、T4的漏极扩散层6a、6b到位线的铝布线50a、50b的连接，与实施例2相同，故省略其说明。
此外，由于从驱动MOS晶体管T1、T2的源极S到接地电位供给线、即铝布线50c的连接也与实施例2相同，故省略其说明。由以上所述，形成了图53的电路。
如以上所说明的，如采用本实施例6，同时对TFTT5、T6的沟道的30b、30a、第2绝缘膜21和TFTT5、T6的下部栅电极20b、20a进行图形刻蚀形成为相同的平面形状以便包含必要的连接孔。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于用第2层导电膜20、第2层层间绝缘膜21和第3层导电膜30形成的电容元件C1、C2的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第2层导电膜20、第2层层间绝缘膜21和第3层导电膜30进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例7本实施例7的特征在于，SRAM存储单元的负载元件由双栅结构的TFT构成，同时对TFT的沟道、第3层层间绝缘膜、TFT的上部栅电极进行图形刻蚀使之成为相同的平面形状。
图16～图17和图54～图65是用于说明作为实施例6的半导体装置的一例的SRAM存储单元的结构和制造方法的图。
图54～图57是用于说明SRAM存储单元的平面布局的图，图54是第1层导电膜、即MOS晶体管的栅电极的平面布局图。图55是第2层导电膜、即TFT的下部栅电极的平面布局图。图56是第3层导电膜、即TFT的沟道区和第4层导电膜、即TFT的上部栅电极的平面布局图。此外，图57是第5层导电膜、即铝布线的平面布局图。
此外，图58和图59分别是示出图54～图57的平面布局图的沿X1X2、Y1-Y2线的剖面的图。
此外，图16～图17和图60～图64是用于说明SRAM存储单元的制造方法的图，是示出图54～图57的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图65是用于说明本实施例7的SRAM的电路和结构的对应关系的图。
其次，关于本实施例7的存储单元，参照图16～图17以及图54～图65，一边说明制造方法，同时说明其结构。
首先，参照图16和图17，经过与在实施例2中说明了的工序相同的工序。
其次，参照图60和图54，淀积多晶硅膜等的第1层导电膜10，通过光刻和刻蚀对其进行图形刻蚀，形成MOS晶体管的栅电极10a、10b、10c、10d。其次，将光刻胶作成掩模，通过砷等的n型杂质的离子注入，形成MOS晶体管T1～T4的源/漏。再者，接着淀积SiO2等的厚度为100～1000nm的第1层层间绝缘膜11。
其次，参照图61和图55，通过光刻和刻蚀，对第1层层间绝缘膜11和第1层导电膜10b、10c以及栅氧化膜4同时进行开孔，形成连接孔12a、12b。其次，淀积多晶硅膜等的第2层导电膜20，在该导电膜20的表面以剂量1.0E12～1.0E13/cm2进行磷等的n型杂质的离子注入。
其次，参照图62和图55，通过光刻和刻蚀，对第2层导电膜20进行图形刻蚀，形成TFTT5、T6的下部栅电极20b、20c。
其次，参照图63，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。其次，同时参照图56，通过光刻和刻蚀，对第2层层间绝缘膜21进行开孔，形成连接孔22a、22b。其次淀积多晶硅膜等的第3层导电膜30，在该导电膜30的表面以剂量1.0E12～1.0E13/cm2进行硼等的p型杂质的离子注入，形成TFTT5、T6的沟道区。其次，将光刻胶作成掩模，通过硼等的p型杂质的离子注入，形成TFTT5、T6的源/漏区和电源电压Vcc的供电用布线部分的低电阻区域。
其次，参照图64，淀积SiO2等的厚度为100～1000nm的第3层层间绝缘膜31。其次，淀积多晶硅膜等的第4层导电膜40(包含40a、40b)。其次，同时参照图56，通过光刻和刻蚀，同时对第4层导电膜40、第3层层间绝缘膜31、第3层导电膜30进行图形刻蚀使之成为相同的平面形状，同时将成为TFTT5、T6的沟道和电源电压Vcc的供电用布线的第3层导电膜30b、30a和成为TFTT5、T6的上部栅电极的第4层导电膜40b、40a形成为相同的平面形状。
最后，参照图58和图59，用CVD等淀积SiO2等的厚度为100～1000nm的第4层绝缘膜41。接着，同时参照图57，在绝缘膜41上开连接孔42a、42b、42c、42d、42e后，形成厚度为500～2000nm的铝布线50a、50b、50c、50d、50e作为第5层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。铝布线50d将TFTT6的下部电极20c与上部电极40a连接起来。此外铝布线50e将TFTT5的下部电极20b与上部电极40a连接起来。
关于这样形成的存储单元，以与结构相关联的方式说明图65所示的电路的形成。在图65的电路图中，附以与图16～图17以及图54～图64的结构的符号对应的符号。
首先，如将本实施例7与前面的实施例2进行比较，第1层导电膜10c、10b的平面形状是相同的，第2层导电膜20c、20b的平面形状不同，第3层导电膜30a、30b的平面形状有一些不同。但是，由于节点N1、N2、第1层导电膜10c、10b、第2层导电膜20c、20b和第3层导电膜30a、30b的相互的连接关系与实施例2是相同的，故省略其详细的说明。
此外，如将本实施例7与前面的实施例5进行比较，则由于第3层导电膜30a、30b与第4层导电膜40a、40b的平面形状及其连接关系实质上是相同的，故省略其详细的说明。
再者，由于通过第5层导电膜50e、50d连接TFTT5、T6的下部栅电极20b、20c与上部栅电极40b、40a的关系与实施例5是相同的，故省略其详细的说明。
其次，第5层导电膜50a～50c与实施例2是相同的，从存取MOS晶体管T3、T4的漏极扩散层6a、6b到第5层位线的铝布线50a、50b的连接，与实施例2相同。此外，从驱动MOS晶体管T1、T2的源极S到第5层接地电位供给线50c的连接也与实施例2相同。由以上所述，形成了图65的电路。
如以上所说明的，如采用本实施例7，同时对第3层导电膜、即TFTT5、T6的沟道30b、30a、第3层层间绝缘膜31和第4层导电膜、即TFTT5、T6的上部栅电极40b、40c进行图形刻蚀形成为相同的平面形状以便包含必要的连接孔。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于用第1层导电膜10、第1层层间绝缘膜11和第2层导电膜20形成的电容元件C1、C2的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第3层导电膜30、第3层层间绝缘膜31和第4层导电膜40进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
实施例8本实施例8的特征在于，SRAM存储单元的负载元件由双栅结构的TFT构成，同时对MOS晶体管的栅电极、第1层层间绝缘膜、TFT的下部栅电极、第2层层间绝缘膜、TFT的沟道进行图形刻蚀而形成。
其次参照图16～图19和图66～图74说明实施例8的存储单元的结构和制造方法。
图66～图68是用于说明SRAM存储单元的平面布局的图，图66是第1层导电膜、即MOS晶体管的栅电极和第2层导电膜、即TFT的下部栅电极和第3层导电膜、即TFT的沟道区的平面布局图。图67是第4层导电膜、即TFT的上部栅电极的平面布局图。图68是第5层导电膜、即铝布线的平面布局图。
此外，图69和图70分别是示出图66～图68的平面布局图的沿X1X2、Y1-Y2线的剖面的图。
此外，图16～图19和图71～图73是用于说明SRAM存储单元的制造方法的图，是示出图66～图68的平面布局图的沿X1-X2线的剖面的制造工序的图。
此外，图74是用于说明本实施例8的SRAM的电路和结构的对应关系的图。
其次，关于本实施例8的存储单元，参照图16～图19以及图66～图74，一边说明制造方法，同时说明其结构。
首先，参照图16和图19，经过与在实施例2中说明了的工序相同的工序。
其次，参照图71，淀积SiO2等的厚度为100～1000nm的第2层层间绝缘膜21。其次，淀积多晶硅膜等的第3层导电膜30，在该导电膜30的表面以剂量1.0E12～1.0E13/cm3进行硼等的p型杂质的离子注入，形成TFT的沟道区。其次，将光刻胶作成掩模，通过硼等的p型杂质的离子注入，形成TFTT5、T6的源/漏区和电源电压Vcc的供电用布线部分的低电阻区域。
其次，参照图72和图66，通过光刻和刻蚀，同时对第1层导电膜10、第1层层间绝缘膜11、第2层导电膜20、第2层层间绝缘膜21和第3层导电膜30进行图形刻蚀使之成为相同的平面形状，以便包含从第1层导电膜10和第2层导电膜20到节点N1、N2的连接孔12a、12b，同时形成MOS晶体管T1～T4的栅电极10a、10b、10c、TFTT5、T6的下部栅电极20c、20b、TFTT5、T6的沟道30c、30b、电源电压Vcc的供电用布线30a、30d。其次，将光刻胶作成掩模，通过磷等的n型杂质的离子注入，形成MOS晶体管T1～T4的源/漏区。
其次，参照图73，淀积SiO2等的厚度为100～1000nm的第3层层间绝缘膜31。其次，同时参照图67，通过光刻和刻蚀，对第3层层间绝缘膜31进行开孔，形成连接孔32a～32h。其次，对连接孔32d、32f的部分再进行刻蚀，露出第2导电膜20b、20c。其次，淀积多晶硅膜等的第4层导电膜40(包含40a、40b、40c、40d)，通过光刻和刻蚀，对第4层导电膜40进行图形刻蚀，形成TFTT5、T6的上部栅电极40b、40c和导电膜40a、40d。
最后，参照图69和图70，用CVD等淀积由SiO2等的厚度为100～1000nm的第4层绝缘膜41。接着，同时参照图68，在绝缘膜41上开连接孔42a、42b、42c后，形成厚度为500～2000nm的铝布线50a、50b、50c作为第5层导电膜。铝布线50a、50b成为位线，铝布线50c成为接地电位供给线。
关于这样形成的存储单元，以与结构相关联的方式说明图74所示的电路的形成。在图74的电路图中，附以与图16～图19以及图66～图73的结构的符号对应的符号。
如将本实施例8的第1导电膜10a～10d和第2层导电膜20a～20d与前面的实施例2的第1导电膜10a～10d和第2层导电膜20a～20d进行比较，由于形状和连接关系都是相同的，故省略其详细的说明。
但是，第3层导电膜以后的连接是不同的，如以下所述。
参照图67，节点N1从成为TFTT6的下部栅电极的第2导电膜20c通过连接孔32f连接到第4导电膜40c，第4导电膜40c通过连接孔32e连接到成为TFTT5的沟道区的第3导电膜30b，第3导电膜30b的另一端通过连接孔32g连接到第4导电膜40d，再者第4导电膜40d的另一端通过连接孔32h连接到供电用布线30d。
此外，从成为TFTT6的下部栅电极的第2导电膜20c通过连接孔32f连接的第4导电膜40c的另一端成为TFTT6的上部栅电极。
另一方面，参照图67，节点N2从成为TFTT5的下部栅电极的第2导电膜20b通过连接孔32d连接到第4导电膜40b，第4导电膜40b通过连接孔32c连接到成为TFTT6的沟道区的第3导电膜30c，第3导电膜30c的另一端通过连接孔32b连接到第4导电膜40a，再者第4导电膜40a的另一端通过连接孔32a连接到供电用布线30a。
此外，从成为TFTT5的下部栅电极的第2导电膜20c通过连接孔32d连接的第4导电膜40b的另一端成为TFTT5的上部栅电极。如以上所述，形成TFTT5、T6。
其次，由于从存取MOS晶体管T3、T4的漏极扩散层6a、6b到位线的铝布线50a、50b的连接，与实施例2相同，故省略其说明。此外，由于从驱动MOS晶体管T1、T2的源极S到第5层接地电位供给线，即铝布线50c的连接也与实施例2相同，故省略其说明。由以上所述，形成了图74的电路。
如以上所说明的，如采用本实施例8，同时对驱动MOS晶体管栅电极10b、10c、第1层层间绝缘膜11、TFT的下部栅电极20b、20c、第2层层间绝缘膜21、TFTT5、T6的沟道的30b、30c进行图形刻蚀使之形成为相同的平面形状，以便包含必要的层间连接。因而，不需要以往所必须的重合裕量，可分别缩小存储单元尺寸的纵方向、横方向的长度。
此外，由于同时对栅氧化膜4、第1层导电膜10和第1层层间绝缘膜11进行开孔，形成连接孔12a、12b后，淀积成为第2层导电膜20的多晶硅膜等的导电膜20，将第1层导电膜10和第2层导电膜20连接到存储节点N1、N2，用第1层导电膜10、第1层层间绝缘膜11和第2层导电膜20形成的电容元件C1、C2的静电电容可连接到存储节点N1、N2，故可增强抗α射线或中子的性能。
再者，由于同时对第1层导电膜10、第1层层间绝缘膜11和第2层导电膜20、第2层层间绝缘膜21以及第3层导电膜30进行图形刻蚀而形成，故不需要以往所必须的离子注入工序、光刻工序、刻蚀工序等的电阻元件形成工序，可削减约15％以上的工序数目。
在以上所述的实施例中，使用在n型硅衬底中形成的p型阱内形成n沟道MOS晶体管的例子来进行说明，但也可使用n型阱内的p沟道MOS晶体管，借助于同样的制造方法和结构，可得到同样的效果。
此外，在以上所述的实施例中，使用SRAM进行说明，但本发明不限于此，也可适用于以其他的存储器为代表的其他的半导体装置。特别是可广泛地应用于具有在半导体衬底中形成的多个晶体管和多个负载元件或电容元件的半导体集成装置。
如以上所述，如采用本发明，可得到在半导体衬底上备有互相夹住绝缘膜而形成的多个导电膜、对这些导电膜中至少两个导电膜同时进行图形刻蚀使之成为相同的平面形状以便包含必要的层间连接的半导体装置。
此外，可得到将这些多个导电膜中被选择的导电膜通过对绝缘膜开孔的连接孔连接到半导体衬底上的半导体装置。
此外，可得到借助于这些多个导电膜中被选择的导电膜形成高阻元件、电容元件或薄膜晶体管的半导体装置。
如采用本发明，由于同时将构成以上的那种夹层结构的多个导电膜形成为相同的形状，因不产生由光刻的掩模偏移或刻蚀引起的尺寸增加或减少，故在进行单元布局等时，没有必要确保足够的重合裕量，可缩小存储器芯片等的半导体装置整体的面积。
此外，即使减小了SRAM存储单元等的半导体装置的面积，也可增加由导电膜的层叠夹层结构得到的存储电容元件的电容量，可增强抗软错误(soft error)的性能。
此外，由于同时形成构成层叠夹层结构的多个导电膜，故与以往相比可用较短的工序数进行制造，结果也可提高成品率，可降低制造成本。
权利要求
1.一种半导体装置，备有与半导体衬底的主表面相接而形成的基底绝缘膜；在该基底绝缘膜上互相夹住绝缘膜而形成的多个导电膜，其特征在于通过对绝缘膜开孔而形成的连接孔连接所述多个导电膜中邻接的至少两个导电膜，同时形成为相同的平面形状。
2.权利要求1中所述的半导体装置，其特征在于通过对所述基底绝缘膜开孔而形成的连接孔，将所述多个导电膜中与所述基底绝缘膜相接而形成的导电膜连接到所述半导体衬底。
3.权利要求1或2中所述的半导体装置，其特征在于在所述多个导电膜中至少一个导电膜上形成高阻区。
4.权利要求1至3中的任一项所述的半导体装置，其特征在于备有与所述多个导电膜中至少一个导电膜之间夹住绝缘膜而形成的另一个导电膜，通过所述一个导电膜和所述另一个导电膜形成薄膜晶体管。
5.权利要求4中所述的半导体装置，其特征在于通过所述一个导电膜形成所述薄膜晶体管的栅电极，通过所述另一个导电膜形成所述薄膜晶体管的沟道。
6.权利要求4中所述的半导体装置，其特征在于通过所述一个导电膜形成所述薄膜晶体管的沟道，通过所述另一个导电膜形成所述薄膜晶体管的栅电极。
7.权利要求4中所述的半导体装置，其特征在于形成所述另一个导电膜使之在与所述一个导电膜之间介入绝缘膜并将其夹住，而且还备有与所述一个导电膜连接的再一个导电膜。
8.权利要求7中所述的半导体装置，其特征在于通过所述另一个导电膜形成所述薄膜晶体管的沟道，通过所述一个导电膜和与其连接的所述再一个导电膜形成所述薄膜晶体管的双栅电极。
9.权利要求7至8中所述的半导体装置，其特征在于将所述另一个导电膜和所述再一个导电膜形成为相同的平面形状。
10.一种半导体装置，备有在半导体衬底的主表面上夹住基底绝缘膜而形成的表面导电膜和在该表面导电膜上互相夹住绝缘膜而形成的多个导电膜，其特征在于在所述多个导电膜中至少将2个导电膜形成为相同的平面形状，而且通过对绝缘膜开的连接孔将其一个导电膜与所述表面导电膜连接起来。
11.权利要求10中所述的半导体装置，其特征在于通过对所述基底绝缘膜开的连接孔将所述表面导电膜连接到所述半导体衬底上。
12.权利要求10或11中所述的半导体装置，其特征在于在所述多个导电膜中，至少在一个导电膜上形成高阻区。
13.权利要求10至12中的任一项所述的半导体装置，其特征在于通过所述两个导电膜中的所述一个导电膜形成薄膜晶体管的栅电极，通过所述两个导电膜中的另一个导电膜形成所述薄膜晶体管的沟道。
14.权利要求10至13中的任一项所述的半导体装置，其特征在于将所述两个导电膜中的另一个导电膜形成为中间介入绝缘膜且夹在与所述一个导电膜之间，而且还备有连接到所述一个导电膜的再一个导电膜。
15.权利要求14中所述的半导体装置，其特征在于通过所述两个导电膜中的另一个导电膜形成所述薄膜晶体管的沟道，通过所述一个导电膜和与其连接的所述再一个导电膜形成所述薄膜晶体管的双栅电极。
全文摘要
不需要用于半导体装置的制造的掩模的重合裕量,而且可减少工序数目。在半导体衬底上形成多个互相夹住绝缘膜的导电层,同时对这些导电层中至少两个导电层进行图形刻蚀,使之成为相同的平面形状。此外,通过对绝缘膜开的连接孔将多个导电层中所选择的导电层连接到半导体衬底上。此外,通过多个导电层中所选择的导电层形成高阻元件、电容元件或薄膜晶体管。
文档编号H01L21/822GK1190801SQ9711981
公开日1998年8月19日 申请日期1997年9月30日 优先权日1997年2月14日
发明者石田雅宏 申请人:三菱电机株式会社