专利名称：：半导体器件的制作方法
技术领域：
：本发明涉及用于放大超高频信号的功放半导体器件，特别涉及具有梳状结构(combblade)分别设置的多个漏极和栅极结构的半导体器件(此后称之为多条结构)。至今，放大几百MHZ(例如900MHZ)信号的功率晶体管已用在移动电话的发送级中。由于这种类型的移动电话是用电池供电的，所以就希望每次充电之后，移动电话能使用尽可能长的时间。而且为减小移动电话的外形和减轻移动电话的重量，已要求减小电池和散热板的尺寸。然而，电池尺寸的减小则不能增加电池的容量。因此，用在移动电话中的功率晶体管已要求减小流在功放电路中的电流，并且提高放大效率。在此情况下，为解决上述问题，例如，正如日本实用新型申请特许公开No.5180063中公开的，已提出带有由场效应管(FET)的多个基本单元构成的多条结构的功率晶体管，其中每个基本单元具有漏、栅和源极，而漏极和栅极以梳状结构交替配置。图9A到9D表示带有多条结构的常规功率晶体管的布局图。如图9A所示，每个都具有漏极61、源极62和栅极63的多个FET(基本单元)以给定间隔成一列设置以构成一个单元。每个基本单元的各个漏极61经与那些漏极61共连接的漏极引线电极66与漏极焊盘64相连。每个基本单元的各个栅极63经与那些栅极63共连接的栅引线电极67与栅极焊盘65相连。漏极焊盘64和栅极焊盘65靠近该单元的中心设置，以使信号传送时间一致。本说明书中，由成列设置的基本单元、引线电极66、漏极焊盘64、栅引线电极67以及栅极焊盘65构成的单元称为“晶体管单元”。带有上述多条结构的常规晶体管单元设计得以增加条状电极的数量或加长漏极61、源极62和栅极63的各个条的长度用以高输出。在MEFET(金属半导体FET)形成在GaAs衬底上的情况下，因为栅电极可由低电阻金属构成，所以条的长度可以加长。然而，在栅电极经氧化物膜形成在Si衬底上的情况下，由于带有金属的氧化物膜的粘结力较低，所以栅电极一般由导电材料制成，例如，多晶硅或者与金属相比具有较大电阻的WSi。由于这个原因，随着栅条长度的增加，栅极电阻也增加，结果高频特性降低。因此，缩短栅条长度，增加条状电极的数量，从而使栅条横向加长设置。结果，芯片形状细长，这就导致这样一个问题芯片端部的栅极产生相延迟从而降低了其特性。在此情况下，为解决上述问题，如图9B所示，已提出一种布局结构，在该结构中，将晶体管单元在其中心分成两片，并且焊盘64和65分别设置在分离的单元中。而且，为增强芯片的集成化，已提出了一种结构，如图9C所示，在该结构中，分离单元分别旋转90°，并设置。而且，为增强芯片集成化，已提出一种结构，如图9D所示，在该结构中，共用的焊盘64和65以分离单元彼此接近的方式彼此相连。然而，这些布局都有这样一个问题从器件的电路结构的观点看，输入侧或负载侧阻抗在每个单元之间不平衡，从而降低了工作特性。换言之，工作被分散了，因为大负载阻抗的单元电流小，而小负载阻抗的单元电流大。图10和11分别表示键合线被分别连接到具有图9C和9D所示的布置结构的单元的每个焊盘上的状态图。在组装时，栅键合线65a(所用材料为Au或类似物质且具有25-50μmφ)与每个栅极焊盘65相连，漏极键合线64a(所用材料是Au或类似物质且具有25-50μmφ)与每个漏极焊盘64相连。一般，在布线连到焊盘上时，由于利用了毛细作用(未示出)，焊盘间隔不能比毛细作用的外形窄。在图10的例子中，各个焊盘64和65以它们垂直晶体管单元的漏引线电极66和栅引线电极67的方式成列设置。这种设置使各个晶体管单元间的间隙变宽，结果芯片尺寸变大。而且，因为相邻焊盘彼此靠近，这就会在制造中出现这样一个问题在组装时，一个焊盘容易连接到与该焊盘相邻的另一焊盘相连的键合线上。还有，从焊盘64和65延伸到引线框(未示出)的布线加长从而增加了寄生电感，结果，高频特性降低。而且，栅键合线65a和漏电极61之间及漏键合线64a和栅电极63之间的寄生电容也增加了，从而降低了绝缘特性或高频特性。下面参照图12中所示等效电路说明图11所示的例子。图12中，键合线的电感41和漏极键合线的电感42和43在各个晶体管单元Tra，Trb，Trc和Trd中已被改进。本例中，器件的负载阻抗44是ZL。图13是表示图12的另一等效电路的电路图，它定量说明常规例子的缺陷。我们把图12中所示漏极键合线的电感43分解成两个等效电感43a。换言之，电感43可看作每个具有电感值ZL且平行连接的两个电感43a。还有，负载阻抗ZL被分解为四个平行连接的等效阻抗45，阻抗45的值是负载阻抗ZL的四倍。图13中，假设从晶体管单元Tra和Trb看，负载一侧阻抗是Za和Zb，基本上满足下列关系Za＝Zd＝4ZL+jωLZb＝Zc＝4ZL+j2ωL其中ZL是负载阻抗，ω是2πf，f是工作频率。由于这个原因，从晶体管单元Tra、Trd和晶体管单元Trb、Trc看，负载一侧的阻抗之间出现差别，结果在工作电流的相位和各个晶体管单元的输出信号中出现差别。结果，与所有晶体管单元均匀工作的情况相比，就出现了那四个晶体管单元的合成输出功率减少了。这是因为，一个漏极焊盘64共用于每个具有不同栅极焊盘65的两个晶体管单元。如上所述，具有多条结构的常规半导体器件具有由焊盘位置引起的各种各样的问题。为解决上述常规器件的问题提出本发明，且本发明后一个目的是提供防止绝缘性降低并稳定工作的半导体器件。本发明另一目的是提供放大效率优异的半导体器件。本发明又一目的是提供高电阻以静电击穿的半导体器件。为达到上述目的，根据本发明提供一种半导体器件，在该半导体器件中，多个晶体管单元平行设置在半导体衬底的主表面上，每个晶体管单元包括成列设置的多个基本单元，每个基本单元包含形成在半导体衬底的主表面上的栅极，以及形成在栅极两侧区域内的漏极和源极；沿着成列设置的基本单元的一侧形成的且与梳状结构的各个基本单元的各个漏极共连接的漏引线电极；沿着成列设置的基本单元的另一侧形成的且与梳状结构的各个基本单元的栅极共连接的栅引线电极；形成在漏引线电极一端上的漏极焊盘；以及在与漏焊盘相反一侧形成在栅引线电极的一端上的栅极焊盘；其中相邻晶体管单元的任何一个漏引线电极和栅引线电极至少彼此靠近设置。附图中图1是表示根据本发明的第一个实施例的功率晶体管的布局图；图2是表示图1中所示布局和图10所示常规布局的绝缘特性曲线图；图3是表示具有图1所示布局的功率晶体管和图10所示常规功率晶体管的高频工作特性曲线图；图4是表示根据本发明第二实施例功率晶体管的布局图；图5是表示图4中虚线包围部分的放大图；图6是沿图5的线I-I的截面图；图7A是图4中所示保护二极管的正视图，及图7B是沿图7A的线II-II的截面图；图8A是表示常规栅极保护二极管的正视图，及图8B是沿图8A的线III-III的截面图；图9A到9D是表示具有多条结构的常规晶体管单元的布局图；图10是表示具有与键合线相连接的多条结构的常规晶体管单元的布局图；图11是表示具有与键合线相连的多条结构的常规晶体管单元的布局图；图12是表示图11中所示晶体管单元的等效电路图；以及图13是表示图12中所示晶体管单元的等效电路下面参照附图更详细地说明本发明的优选实施例。实施例1图1是表示根据本发明第一实施例的功率晶体管的布局1中，每个都是由多个成列设置的基本单元20构成的四个晶体管单元Tra、Trb、Trc和Trd沿着基本单元20成列设置的方向彼此平行设置在芯片上。漏极焊盘21在成列设置的基本单元20的方向上设置在每个晶体管单元Tra、Trb、Trc和Trd的一端侧上，栅极焊盘22设置在其另一端侧上。晶体管单元Tra和Trc及晶体管单元Trb和Trd分别具有相同的布局，而且晶体管单元Tra和Trc与晶体管单元Trb和Trd线性对称。下面说明晶体管Tra的结构。基本单元20是由栅条电极8a，漏条电极12a和源极1e构成的，而漏条电极12a和源极1e平行于栅条电极8a形成。多个基本单元20的多个栅条电极8a通常与梳状结构的栅引线电极8相连。多个基本单元20的多个漏条电极12a通常与梳状结构的漏引线电极12相连。栅引线电极8和漏引线电极12彼此平行形成，在它们之间，栅条电极8a、漏条电极12a和源极1e交替设置。栅极焊盘22形成在栅引线电极8的一端上，漏极焊盘21形成在漏引线电极12与栅极焊盘22相反的一端上。晶体管单元Tra是由多个基本单元20、栅引线电极8、漏引线电极12、栅极焊盘22和漏极焊盘21构成。源条电极1e形成在漏条电极12a和栅条电极8a之间，并且经过下面将描述的P+掺杂层与半导体衬底电连接。漏极焊盘21和栅极焊盘22分别经过键合线23与引线框(未示出)电连接。由于这些键合线23配置在芯片的外围，所以这些线的长度可以减至最小。结果，这些布线的寄生电感和这些布线与电极间的寄生电容减少了，从而能够提高高频特性。由于所设置的晶体管单元Tra和Trc与毗邻晶体管单元Tra和Trc的晶体管单元Trb和Trd分别线性对称，因此，各个漏引线电极12彼此相邻设置，栅极焊盘22和漏极焊盘21彼此分开设置，从而大大提高了栅极和漏极之间的绝缘。由于漏极焊盘21通过键合线与引线框(未示出)共连接，从漏极焊盘21看，负载一侧的阻抗在各个晶体管单元Tra、Trb、Trc和Trd之间是相同的。这同样适用于栅极焊盘22。因此，由于从各个晶体管单元Tra、Trb、Trc和Trd输出的信号之间在振幅和相位上没有出现差别，所以该输出能有效地合成。现在比较图1中所示本发明的特性和常规例子的特性。图2是表示本发明(图1)的布局和常规布局(图10)的绝缘特性曲线。图2中，横坐标轴表示频率f(GHZ)，纵坐标轴表示晶体管的s参数之一的s12。参数s12表示从晶体管输出端返回到其输入端的依赖的大小，且表示在其数字的值较小时，返回信号减少得较多，也就是绝缘优异。从图2中明显看出，在频率为900MHZ时，本发明比常规例子提高了大约3dB。因此，本发明返回信号减少了，并且绝缘特别优异。图3是表示具有图1所示布局的功率晶体管和图10所示的常规功率晶体管的高频放大工作特性曲线图。图3中，横坐标轴表示输入功率Pin[dBm]，左边纵坐标轴表示输出功率Pont[dBm]，而右边纵坐标轴表示附加效率[％]。测量条件为Vds＝4.6V和f＝900MHZ。从图2中所示部分特性曲线的特性数值表示在表1中。从表1看出，本发明的晶体管与常规例子相比，Pout和附加效率都特别好。</tables>其中上面加星号的值是在Pin＝25dBm和负载为50Ω的条件下测量的。附加效率用下面的关系式计算。附加效率(％)＝(Pout-Pin)/(Vds×Ids)×100，其中Pout是输出功率[W]，Pin是输入功率[W]，Vds是漏一源功率电压[V]以及Ids是漏源功率电流[A]。实施例2图4是表示根据本发明的第二实施例的功率晶体管的布局图。图4所示的功率晶体管是由平行设置的四对晶体管单元构成，以使漏和栅相互连接在相邻成对晶体管单元之间。每个成对晶体管单元是由两个线性对称耦合的晶体管单元构成，而且栅引线电极8和栅极焊盘22共用于每个成对晶体管单元。还有，两个漏引线电极12经过在其一端侧的连接部分彼此相连，而且那些漏引线电极12上的共同漏极焊盘形成在该连接部分上。每个晶体管单元是由成列设置的多个基本单元(FET)20构成的，而每个基本单元20具有交替设置的漏条电极8a，栅条电极12a和源。各个基本单元20的漏条电极12a以梳状结构的形式共连接到漏引线电极12上，该引线电极12是沿着成列设置的基本单元20的一侧形成的。各个基本单元20的栅条电极8a以梳状结构共连接到栅引线电极8上，该栅引线电极8是沿着成列设置的基本单元20的另一侧形成的。相互毗邻成对的晶体管单元以这种方式设计相邻漏极焊盘21经过布线24彼此相连，用于相邻漏极焊盘连接，而且相邻栅极焊盘22经过布线23彼此相连用于相邻栅极焊盘连接。四个漏焊盘21经过三个布线24线性设置，四个栅极焊盘22经过三个布线23线性设置。所提供的布线23和24不含合成或分布功率，而可以防止振荡或类似现象，从而使工作稳定。因此，布线23和24不总是需要的。此原因是，在所有的晶体管单元均匀工作的情况下，在布线23和24两端的信号在振幅和相位上都是相同的，所以信号不会从布线23和24经过。而且，每条布线23经过布线25与下面将说明的栅极保护二极管26相连以防止栅极氧化物膜的静电击穿。图4中所示，四个晶体管单元相互连接。然而，相互连接的晶体管单元的数量可以是一个或多个。接着参照图5，说明晶体管单元的详细结构。图5是由图4中虚线包围部分的放大图。图5中，每个漏条电极(第二层铝布线)12a经过通孔31连接到漏条电极(第一层铝布线)2a上，该漏条电极2a以叠加方式形成在漏条电极12a之下。漏条电极(第一层铝布线)2a连接到共用于连接后面将说明的半导体衬底中的两相邻基本单元的漏极接触1h上。具有上述连接结构的各个基本单元的漏条电极12a与漏引线电极12共连接。另一方面，形成在半导体衬底上的那两个栅条电极8a设置得使在漏条电极12a的两侧上彼此靠近，这种设置采用如下方式两栅条电极8a在漏条电极12a之间的宽间隔处在其一端彼此相连。换言之，栅条电极8a以不等间隔形成，以提供漏条电极12a置于其间的窄间隔和漏条电极12a之间的宽间隔。具有宽间隔的两栅条电极8a的一端经过通孔32通常与栅极布线(第一层铝布线)2b共连接，栅极布线(第一层铝布线)2b经过通孔33与栅极引线电极凸起8b相连。各栅引线电极凸起8b通常与栅引线电极8相连。如果用第一层铝布线制成栅引线电极，该第一层铝布线与栅极布线(第一层铝布线)2b是相同的一层，那么栅引线电极8(第一层铝布线)和半导体衬底1之间的中间层绝缘膜的厚度是栅极氧化物膜(SiO2)、绝缘层(SiO2)和BPSG(硅酸硼磷玻璃)层的各个厚度之和。由于此厚度很薄，则栅引线电极8的寄生电容就很大，结果高频特性降低。因此就希望用第二层铝布线制成栅引线电极8。然而，在第二层铝布线和栅条电极8a彼此直接接触时，该接触孔的尺寸比很大，从而易于引起接触不良。为避免该缺陷，栅条电极8a穿过栅极布线(第一层铝布线)2b与栅引线电极凸起8b相连，并且栅引线电极凸起8b与栅引线电极8相连，该栅引线电极8就是第二层铝线。而且，半导体衬底中的源接触1d与恰在上面的源电极(第一层铝布线)2相连，该恰在上面的源电极(第一层铝布线)2与形成在半导体衬底中漏条电极12a之间的P+掺杂层1c相连。在本实施例中，漏引线电极12宽为25μm，长为500μm，栅引线电极8宽为20μm，长为450μm。漏条电极(第一层铝布线)2a和漏条电极(第二层铝布线)12的宽都为3.2μm，长都为50μm。栅条电极8a宽为0.6μm，长为50μm。源极接触1d是通过在半导体衬底上扩散浓度为1E15到1E21(cm-3)的磷或砷的区域形成的且宽为1.2μm，长为50μm。P+掺杂层1c是通过在半导体衬底上扩散浓度为1E16到1E22(cm-3)的硼的区域形成的且宽为6.8μm，长为4.8μm。而且，漏极焊盘21和栅极焊盘22形状为边长是100μm的正方形。图6是沿着图5的线I-I截面图。图6中，在形成半导体衬底的Si衬底1的P+衬底1a上，在对应每个漏条电极12a的区域内形成P-外延层1b，在各个相邻漏条电极12a之间的区域内形成P+掺杂层1c。两个P-阱1f以给定间隔形成在P-外延层1b的表面上，栅条电极8a经栅极氧化物膜7形成在每个P-阱1f之上。源极扩散层(n)1e和漏极扩散层(n-)1g以下述方式形成在栅条电极8a两侧上的每个P-阱1f的表面上，该方式为与各个相对漏扩散层(n-)1g的端部相连的漏极接触(n+)1h形成在P-阱1f之间的P-外延层1b表面上。换言之，源极接触(n+)1d形成在每个P-阱1f的表面上，以使其与源扩散层(n)1e的一个端部相连。栅条电极8a通过依次从Si衬底1的主表面叠层多晶Si(厚度为150nm)和WSi(厚度为170nm)形成。对栅条电极8a的横向部分进行机械切割，以得到具有电极宽度约为0.6μm的截面尺度。栅条电极8a和栅绝缘膜9用其上形成BPSG层10的SiO2层9覆盖。在其上形成BPSG层10的Si衬底上，选择形成第一层铝布线层(恰在上面的源电极2，漏条电极2a等)。随后在第一铝布线层上形成P-TEOS(等离子体—原硅酸四乙酸)层3，有机二氧化硅+无机二氧化硅层4和P-TEOS层5。第二层铝布线层(漏条电极12a等)形成在栅条电极8a之间的P-TEOS层5上，钝化(Passivation)氮化膜(以后称为“P氮化膜”)6形成在第二层铝布线层和P-TEOS层5上。第一层铝布线层通过依次从Si衬底1一侧叠层TiN(厚度为30nm)，Ti(厚度为50nm)，Al-Si-Cu(厚度为550nm)和TiN(厚度为30nm)形成。这种结构的半导体器件中，通过施加栅极电压，栅条电极8a穿过栅氧化物膜7在形成在Si衬底1内的P-阱1f内的沟道中形成电场。结果，源扩散层1e和漏扩散层1g之间的沟道的导电性可由栅极电压控制。漏条电极(第一层铝布线)12和漏条电极(第二层铝布线)2a与如图2中所示的栅条电极8a平行形成。漏条电极(第一层铝布线)2a经过漏极接触1h与Si衬底1中的漏扩散层1g相连。从栅条电极8a延伸到栅极的纵向中的源极接触1d的源扩散层1e经过源极接触1d与恰在上面的源电极(第一层铝布线)2相连。恰在上面的源极电极2与P+掺杂层1c相连，该P+掺杂层是具有到达P+衬底1a深度的高浓度层。接下来说明Si衬底1内的扩散层。表2表示在图3的各个扩散层中的扩散种类和杂质浓度。各个层通过离子注入表1中所列的杂质浓度和扩散种类一起形成。表3表示Si衬底1中各层的厚度。[表3与第一实施例相比，由于栅引线电极8共用于两个晶体管单元，也就是用于2-列基本单元20，所以本实施例又进一步减少芯片面积。在这种情况下，漏引线电极12不共用于相邻晶体管单元，而是单独提供。既使漏极焊盘21共用于具有相同栅引线电极8的两个晶体管单元，也不可能使合成输出功率如现有技术那样降低，因为输出信号的相位和振幅都是相同。而且，通过提供并联的多个成对晶体管单元，可以得到所要求的功率。甚至在本设置中，由于相邻漏引线电极12不共用，所以从各个成对晶体管单元方向看过去，输入阻抗和输出阻抗是相同的。因此，由于各个成对晶体管单元的输出信号之间在振幅和相位上没有差别，所以输出可以有效地合成。通过把图4中所示第二实施例的特性与常规例子的特性相比所得到的结果与图2和图3中所示第一实施例的特性曲线的结果实质上是相同的。本实施例相似的设置从日本专利申请特许公开No.3-289143中可知。此出版物只公开了对晶体管单元，而没有公开提供多个成对晶体管的情况。还有，该出版物中公开的晶体管是形成在GaAs衬底上的MESFET结构，从而使漏极、栅极和源极各个电极必须形成在同一表面上。所以，任何电极布线通常彼此纵横交错，从而布线间的寄生电容增加，使高特性和绝缘特性降低。从日本实用新型申请特许公开No.51-80063和其它现有技术中已经知道，源极通过接触与半导体衬底相连。然而，从GaAs衬底的前表面到后表面形成被连接的接触是很困难的。在日本实用新型申请特许公开No.51-80063中，在一部分GaAs衬底中通过刻蚀形成一开口，且在开口中植入金属以形成接触。在以现有技术水平从其前表面一侧蚀刻衬底的情况下，开口的尺寸实质上与GaAs衬底的厚度是相同的，从而不能形成小的开口。一般情况下，GaAs衬底的厚度最薄约为30μm，开口的大小约为30μm的正方形。与本实施例相比，常规开口占据的面积约为6.8μm正方形的P+掺杂层的20倍。相反，在从其后表面一侧刻蚀GaAs衬底的情况下，虽然前表面一侧上的开口可以减小，但是，由于布置开口和表面图形的精确度不可能得到，因而表面图形的设置设计得带有边缘，在任何情况下，做精密的图形是困难的。另一种方法，在本实施例中是通过杂质扩散形成接触的方法。然而，把杂质扩散进GaAs衬底的速率是很低的，例如，为把Si从其前表面到后表面扩散约30μm的GaAs衬底中，在400℃时，需要花去600小时或更多。温度的升高能使扩散时间减少。然而，由于GaAs衬底中As的分解，从而使其作为晶体管不能工作。如上所述，在使用GaAs衬底的MESFET中，通过接触，分别将各个源条连接到衬底一侧是不现实的。下面说明图4中所示栅极保护二极管26。首先，参照图8A和8B说明这种类型的栅极保护二极管的常规结构。图8A和8B中，常规栅极保护二极管是以如下方式设计的Si衬底1是由P+衬底1a和在P+衬底1a上叠层的P-外延层1b构成的，两二极管彼此相反连接作为栅极保护二极管，P-N-P结形成在P-外延层1b中。从栅极引出布线125与形成在Si衬底101中的二极管的P-扩散层152相连。布线125′从晶体管单元的源电极引出，并形成在Si衬底101的主表面上。布线125′与二极管的P-扩散层153相连。阻挡层金属111(TiN和Ti)形成在布线125和Si衬底101之间。标号103表示P-TEOS层；104表示有机二氧化硅/无机二氧化硅层；105表示P-TEOS层；106表示钝化氮化膜；107表示栅极绝缘膜；以及154表示n-扩散层。如上所述，用于三个P-扩散层151，152和153的布线必须分别形成在Si衬底101的主表面一侧上。而且，在源极布线和栅极布线横向部分，须使用空气桥(airbridge)或类似结构，从而使布线结构复杂。并且，这使没用的寄生电容增加，从而使高频特性降低。图7A是表示图4中所示栅极保护二极管26的平面图，图7B是沿图7A的线II-II线的截面图。图7A和7B中，Si衬底1是由P+衬底1a和在P+衬底1a上叠层的P-外延层1b构成的，两个P-N-P由P-扩散层51到53构成，n-扩散层54形成于P-外延层1b中作为栅极保护二极管。在那些P-N-P结的两侧上的区域中，P+掺杂层1c从Si衬底1的主表面向P+衬底1a形成。P+掺杂层1c与P-扩散层51相连。从图4的相邻栅极焊盘连接布线23引出的布线25与形成在Si衬底1中的二极管P-扩散层52相连。阻挡层金属(TiN和Ti)11形成在布线25和Si衬底1之间。而且，因为源电极经过P+衬底1a和P+掺杂层1c与P-扩散层51和53相连，所以不需要在Si衬底的表面上形成布线，与图8中所示常规例子相比，简化了布线结构。又由于P+掺杂层1c能形成在P-扩散层53的附近，不用经过多余的路径静电就能有效地穿透衬底。而且由于由连接布线和源极引起的没用的寄生电容增加，从而防止了高频特性的降低。如上所述，根据本发明，因为漏极焊盘和栅极焊盘彼此分开设置，从而有利于提高漏极和栅极间的绝缘。特别是，在增加集成化时，此有利之处非常显著。还有，因为置入源极的栅极间隔比置入漏极的栅极间隔大，以使栅极间距不等，而且漏条电极通常用于两个基本单元，所以在增加集成化时每单位面积的发热量比常规情况减小了，从而抑制了温度的升高。结果，与常规情况相比，很难产生电迁移。又由于沟道部分的温度被抑制到较低值，所以能抑制电子迁移率的退化，并且能抑制沟道电阻的升高。因此，高效功率晶体管能够在没有低功率晶体管的输出的情况下实现。另外，由于使用源极作为衬底而得到了有利之处，也就是，源极能直接安装在引线框上，而无需源极的键合线，从而使源极电感减少，并改进了发热量。而且，由于消除了源极布线和漏极或栅极布线间的跨接布线，所以各个布线之间的寄生电容减少了。本发明前面优选实施例的描述是用于解释和说明的。本发明不限于所公开的具体形式，改进和变化是可以从上面的描述得到启发，或者可以从本发明的实施而得到。所选择的和所描述的实施例都是为了解释本发明的原理和它的实际应用以使本领域熟练人员能将本发明用于不同的实施例和不同的改进，如同适于所预料的特殊使用。本发明的范围由所附的权利要求书及其等同物所确定。权利要求1.一种半导体器件，多个晶体管单元平行设置在半导体衬底(1)的主表面上，其特征在于，所述每个晶体管单元包括成列设置的多个基本单元(20)，每个基本单元(20)包含形成在所述半导体衬底的主表面上的栅极(8)、形成在栅极的两侧区域内的漏极(1g)和源极(1e)；沿着成列设置的所述基本单元的一侧形成的且通常与梳状结构的所述基本单元的各个漏极相连的漏引线电极(12)；沿着成列设置的所述基本单元的另一侧形成的且通常与梳齿状结构的所述基本单元的各个栅极相连的栅引线电极(8)；形成在所述漏引线电极的一端上的漏极焊盘(21)；以及在所述栅引线电极的一端上所述漏极焊盘相反的一侧形成的栅极焊盘(22)；其中所述相邻晶体管单元的任何一个漏引线电极和栅引线电极至少彼此靠近设置。2.如权利要求1的半导体器件，其中线性对称设置的所述晶体管单元通常用所述栅引线电极和所述栅极焊盘彼此耦合以形成成对晶体管单元；所述漏引线电极的一端穿过连接部分彼此相连；所述漏极焊盘通常用在并形成在所述漏引线电极的连接部分上。3.如权利要求2的半导体器件，其中所述多个成对晶体管单元彼此平行设置。4.如权利要求3的半导体器件，其中彼此相邻的所述成对晶体管单元的所述漏极焊盘和所述栅极焊盘通过布线电连接。5.如权利要求1的半导体器件，其中从所述半导体衬底的主表面向其后表面渗透的高浓度层(1c)设置在所述成对基本单元之间，其中，彼此相邻的所述基本单元的漏极彼此相对设置，以及所述基本单元的各个源极穿过形成在所述半导体衬底上的导电层与所述高浓度层相连，从而与所述半导体衬底电连接。6.如权利要求1的半导体器件，其中所述半导体衬底(1a)包括引入高浓度杂质的衬底，形成在所述衬底上的外延层(1b)，以及从所述外延层的表面直到所述衬底形成的高浓度层(1c)上；所述基本单元的栅极与形成在所述外延层中的二极管(26)的一端相连；及所述二极管的另一端与所述衬底中的所述高浓度层电连接。全文摘要一种半导体器件,多个晶体管单元平行设置在半导体衬底(1)的主表面上。每个所述晶体管单元包括:成一列设置的多个基本单元。文档编号H01L21/02GK1195893SQ9810046公开日1998年10月14日申请日期1998年2月27日优先权日1997年2月28日发明者近松圣,渡边寿郎,井上寿明,小濑泰申请人:日本电气株式会社