专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及在具有沟槽型元件隔离结构的半导体装置中用于以良好的精度使元件激活区与第1电极重合的定位标记。
图45～图51是表示具有沟槽型元件隔离结构的现有半导体装置制造方法的断面图。以下，参照这几个图说明其制造方法。
首先，在硅衬底1上按顺序形成氧化硅膜3、氮化硅膜4，然后，采用区域掩模在硅氧化膜3及氮化硅膜4上制作布线图案，在将用于制作布线图案的抗蚀层除去后，采用干法蚀刻技术进行2000～4000埃的蚀刻加工，从而如图4所示，在硅衬底1上形成具有规定深度的沟槽10(10A～10C)。即，在定位标记区域11A形成较宽的沟槽10A，在存储单元区域11B形成窄的沟槽10B，在外围电路区域11C形成宽的沟槽10C。这样，在定位标记区域11A及外围电路区域11C中形成的沟槽10A及沟槽10C的图案疏散，而在存储单元区域11B中形成的沟槽10B的图案则变得密集。
接着，如图46所示，用热氧化法对沟槽10A～10C的侧面和底面进行氧化，然后，用CVD法淀积氧化硅膜2。这时，在宽的沟槽10A及沟槽10C内仅淀积与所淀积的膜厚相等的膜厚，而与此不同，在窄的沟槽10B内，因在开始淀积时在沟槽10B内埋入绝缘膜，所以，如从沟槽10B的底部看去，其膜厚要厚于所淀积的膜厚。即，在沟槽10B上淀积的氧化硅膜2与在沟槽10A及沟槽10C上淀积的氧化硅膜2之间，产生膜厚差。以下，将该差值称作沟槽上氧化硅膜厚度差。
下一步，如图47所示，为减小沟槽上氧化硅膜厚度差，采用与上述区域掩模不同的另一种掩模，仅在与沟槽宽度较宽的沟槽10A及沟槽10C对应的埋入氧化硅膜2上形成抗蚀图案5，并采用干法蚀刻将呈凸状的氧化硅膜2的一部分除去。在后文中，有时将本工序称作预蚀刻。
接着，如图48所示，将抗蚀图案5除去，然后，采用CMP(化学机械抛光)法对整个表面进行研磨，以将氮化硅膜4上的氧化硅膜2、沟槽10A～10C的氧化硅膜2的一部分除去。
然后，如图49所示，通过用磷酸将氮化硅膜4除去并用氢氟酸将氧化硅膜3除去，在定位标记区域11A形成埋入氧化硅膜2A，在存储单元区域11B形成埋入氧化硅膜2B，在外围电路区域11C形成埋入氧化硅膜2C，从而完成沟槽型元件隔离结构。
接着，如图50所示，通过热氧化形成栅氧化膜6，并在栅氧化膜6上按顺序淀积掺杂了磷的多晶硅膜7、硅化钨膜8。
下一步，如图51所示，采用在元件隔离形成工序中制作的定位标记区域11A的埋入氧化硅膜2A(定位标记)，利用摄影制版技术形成将栅电极重合在元件隔离区域上的图案，并通过干法蚀刻将硅化钨膜8、多晶硅膜7除去一部分，从而在存储单元区域11B及外围电路区域11C上形成栅电极14。
如上所述的现有的半导体装置及其制造方法中，存在如下问题。
当制作由第1电极材料构成的的栅电极14的布线图案时，为了在激活区的规定区域内形成图案，必须与激活区重合。要进行重合，就需要采用在元件隔离工序中形成的定位标记区域11A的定位标记2A。
但是，在具有沟槽型元件隔离结构的现有半导体装置中，由于定位标记部几乎没有高低差，所以很难根据表面高低差进行标记检测。另外，由于作为栅电电极材料一部分的硅化物膜反射光(单色光(波长633m)或白色光(波长530～800m))而不使光通过，所以通过图象识别来检测标记也变得很困难。
随着标记检测的难于进行，存在着定位精度降低并因而不能以良好的精度进行用于形成栅电极的栅掩模的重合处理。
本发明是为解决如上所述的问题而开发的，其目的是对具有沟槽型元件隔离结构的半导体装置提供一种能进行精度良好的定位而不使装置性能恶化的半导体装置及其制造方法。
第1发明的半导体装置，由沟槽型元件隔离结构在半导体元件之间实现元件隔离，它备有半导体衬底；定位标记区域，在上述半导体衬底上形成，在其上层部具有第1沟槽及在上述第1沟槽内形成的定位用绝缘膜；及元件形成区域，在上述半导体衬底上形成，具有在多个半导体元件之间进行绝缘隔离的元件隔离用绝缘膜；将上述元件隔离用绝缘膜充填于在上述半导体衬底的上层部形成的第2沟槽内，使上述定位用绝缘膜的最上部高于上述半导体衬底的表面并使最下部的表面高度低于上述半导体衬底的表面高度，从而在上述定位用绝缘膜上形成高低差。
第2发明的半导体装置，由沟槽型元件隔离结构在半导体元件之间实现元件隔离，它备有半导体衬底；定位标记区域，在上述半导体衬底上形成，在其上层部具有第1沟槽及在上述第1沟槽内形成的定位用绝缘膜；上述定位用绝缘膜在除上述第1沟槽内的中心部以外的区域即周边部上形成；还备有元件形成区域，在上述半导体衬底上形成，具有在多个半导体元件之间进行绝缘隔离的元件隔离用绝缘膜；将上述元件隔离用绝缘膜充填于在上述半导体衬底的上层部形成的第2沟槽内，上述第1沟槽的中心部底面以比上述第2沟槽的底面深的方式形成，在上述定位用绝缘膜的最上部与上述中心部底面之间形成高低差。
在第3发明的半导体装置中，上述半导体衬底包含具有基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层的SOI衬底，上述第1和第2沟槽以贯穿上述SOI层的方式形成，另外，上述第1沟槽的上述中心部，通过进一步将上述埋入绝缘膜的一部分除去而形成。
第4发明的半导体装置，备有控制电极，在上述元件形成区域上形成，用于进行元件的动作控制；层间绝缘膜，在包含上述控制电极和上述第1沟槽之上部分的上述半导体衬底上形成；第1通孔，贯穿上述层间绝缘膜、上述第1沟槽的上述中心部和上述埋入绝缘膜并延伸到上述基底衬底；第2通孔，贯穿上述层间绝缘膜并延伸到上述控制电极；及布线层，通过上述第2通孔与上述控制电极电气连接。
第5发明的半导体装置制造方法，包括(a)准备具有定位标记区域和元件形成区域的半导体衬底的工序；(b)在上述半导体衬底的上述定位标记区域和上述元件形成区域的上层部同时分别形成第1和第2沟槽的工序；将上述第1与第2沟槽的底面形成深度设定为从上述半导体衬底的表面起大致相同的深度；还包括(c)在上述半导体衬底的整个表面上形成绝缘膜的工序；(d)至少在与上述定位标记区域的上述第1沟槽外的周边邻近区域对应的上述绝缘膜上形成抗蚀图案的工序；(e)以上述抗蚀图案作为掩膜而将上述绝缘膜除去的工序；(f)将上述抗蚀图案除去后，进一步将上述绝缘膜除去的工序；进行上述工序(f)时，在上述第1沟槽内保留一部分上述绝缘膜。且保留埋入上述第2沟槽内的上述绝缘膜，并将上述工序(f)后的上述第1沟槽部分规定为定位标记；还包括(g)在上述半导体衬底的整个表面上形成电极层的工序；(h)识别上述定位标记的位置，并在上述元件形成区域上制作上述电极层的布线图案的工序；在上述定位标记的上述第1沟槽内的中心部与中心部以外的周边区域之间形成高低差。
在第6发明的半导体装置制造方法中，上述工序(d)，还在与上述定位标记区域的上述第1沟槽对应的上述绝缘膜上形成上述抗蚀图案，上述定位标记包含在上述工序(f)后在上述第1沟槽内保留的上述绝缘膜即定位用绝缘膜，在形成时使在上述周边部上形成的上述定位用绝缘膜的最上部高于上述半导体衬底的表面，并使在上述中心部上形成的上述定位用绝缘膜的表面高度低于上述半导体衬底的表面高度，从而在上述定位用绝缘膜上形成高低差。
在第7发明的半导体装置制造方法中，上述工序(d)，只在与上述定位标记区域的上述第1沟槽的上述周边邻近区域对应的上述绝缘膜上形成上述抗蚀图案，上述工序(f)包括这样的工序，即在上述第1沟槽的上述周边部上将上述绝缘膜留作上述定位用绝缘膜，而将上述第1沟槽的上述中心部上的绝缘膜全部除去，同时将上述第1沟槽的上述中心部下面的上述半导体衬底的一部分区域也除去，将所除去的上述半导体衬底的一部分区域规定为上述第1沟槽的最深部，上述定位标记包含上述定位用绝缘膜及上述第1沟槽，在上述定位用绝缘膜的最上部与上述第1沟槽的上述最深部的底面之间形成高低差。
在第8发明的半导体装置制造方法中，上述半导体衬底包含基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层，上述工序(b)包括以贯穿上述SOI层的方式形成上述第1和第2沟槽的工序，在上述工序(f)中除去的上述半导体衬底的一部分区域包含着上述埋入绝缘膜的一部分区域。
在第9发明的半导体装置制造方法中，上述第2沟槽包含宽度较窄的第1电路用沟槽及宽度较宽的第2电路用沟槽，上述元件形成区域包含以上述第1电路用沟槽进行元件隔离的第1电路形成区域及以上述第2电路用沟槽进行元件隔离的第2电路形成区域，上述工序(d)，不在与上述第1电路形成区域对应的上述绝缘膜上形成上述抗蚀图案，而在与上述第2电路形成区域对应的上述绝缘膜上形成上述抗蚀图案。
在第10发明的半导体装置制造方法中，上述第1电路形成区域包含由动态型存储单元构成的区域，上述第2电路形成区域包含着形成驱动上述存储单元的外围电路的区域。
第11发明的半导体装置制造方法，包括(a)准备具有定位标记区域和元件形成区域的半导体衬底的工序；上述半导体衬底包含由基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层构成的SOI衬底；还包括(b)以贯穿上述SOI层的方式在上述定位标记区域和上述元件形成区域分别同时形成第1和第2沟槽的工序；(c)在包含上述第一及第二沟槽的上述SOI层上的整个表面上形成绝缘膜的工序；(d)将上述绝缘膜除去的工序；进行上述工序(d)时，保留埋入上述第2沟槽内的上述绝缘膜，且在上述第1沟槽的周边部上将上述绝缘膜留作上述定位用绝缘膜，而将上述第1沟槽的中心部上的绝缘膜全部除去，同时将上述第1沟槽的上述中心部下面的上述埋入绝缘膜的一部分区域也除去，并将所除去的上述半导体衬底的一部分区域规定为上述第1沟槽的最深部；还包括(e)在上述半导体衬底的整个表面上形成电极层的工序；(f)识别上述定位标记的位置，并在上述元件形成区域上制作上述电极层的布线图案的工序；在上述定位用绝缘膜的最上部与上述第1沟槽的上述最深部的底面之间形成高低差。
在第12发明的半导体装置制造方法中，上述第2沟槽包含宽度较窄的第1和第2电路用沟槽，上述第2电路用沟槽包含多个第2电路用沟槽，上述多个第2电路用沟槽以将SOI层夹在中间的方式形成，将上述多个第2电路用沟槽之间的上述SOI层规定为虚设层，上述元件形成区域包含以上述第1电路用沟槽进行元件隔离的第1电路形成区域及以上述第2电路用沟槽及上述虚设层进行元件隔离的第2电路形成区域。
在第13发明的半导体装置制造方法中，在上述工序(f)中进行了布线图案制作的上述电极层，包含在上述元件形成区域上形成并用于进行元件的动作控制的控制电极；还包括(g)在整个表面上形成层间绝缘膜的工序；(h)在上述第1沟槽和上述控制电极上的上述中心部上的上述层间绝缘膜上分别形成第1和第2通孔的工序；所形成的上述第1通孔进一步贯穿上述埋入绝缘膜并延伸到基底衬底；还包括(i)在包含上述第1和第2通孔的上述层间绝缘膜上形成金属层的工序；及(j)对上述金属层制作布线图案并形成布线层的工序。
在第14发明的半导体装置制造方法中，上述半导体衬底还具有基底衬底上电路区域，上述工序(b)包含以贯穿上述SOI层的方式形成具有比上述第1和第2沟槽的宽度更宽的宽度的第3沟槽的工序，上述工序(d)包含将上述第3沟槽上的绝缘膜全部除去、同时将上述第3沟槽下面的上述埋入绝缘膜也除去以使上述基底衬底露出的工序。
在第15发明的半导体装置制造方法中，上述第1电路形成区域包含由动态型存储单元构成的区域，上述第2电路形成区域包含着形成驱动上述存储单元的外围电路的区域。
图1是表示实施形态1的半导体装置制造方法的断面图。
图2是表示实施形态1的半导体装置制造方法的断面图。
图3是表示实施形态1的半导体装置制造方法的断面图。
图4是表示实施形态1的半导体装置制造方法的断面图。
图5是表示实施形态1的半导体装置制造方法的断面图。
图6是表示实施形态1的半导体装置制造方法的断面图。
图7是表示实施形态1的半导体装置制造方法的断面图。
图8是表示实施形态1的半导体装置制造方法的断面图。
图9是表示实施形态1的半导体装置的结构特征的断面图。
图10是表示实施形态1的半导体装置的结构特征的断面图。
图11是表示实施形态1的半导体装置的结构特征的断面图。
图12是表示实施形态2的半导体装置制造方法的断面图。
图13是表示实施形态2的半导体装置制造方法的断面图。
图14是表示实施形态2的半导体装置制造方法的断面图。
图15是表示实施形态2的半导体装置制造方法的断面图。
图16是表示实施形态2的半导体装置制造方法的断面图。
图17是表示实施形态2的半导体装置制造方法的断面图。
图18是表示实施形态2的半导体装置的结构特征的断面图。
图19是表示实施形态3的半导体装置制造方法的断面图。
图20是表示实施形态3的半导体装置制造方法的断面图。
图21是表示实施形态3的半导体装置制造方法的断面图。
图22是表示实施形态3的半导体装置制造方法的断面图。
图23是表示实施形态3的半导体装置制造方法的断面图。
图24是表示实施形态3的半导体装置制造方法的断面图。
图25是表示实施形态4的半导体装置制造方法的断面图。
图26是表示实施形态4的半导体装置制造方法的断面图。
图27是表示实施形态4的半导体装置制造方法的断面图。
图28是表示实施形态4的半导体装置制造方法的断面图。
图29是表示实施形态4的半导体装置制造方法的断面图。
图30是表示实施形态4的半导体装置的平面结构的俯视图。
图31是表示实施形态4的半导体装置的变形例的断面图。
图32是表示实施形态5的半导体装置的平面结构的俯视图。
图33是表示实施形态5的半导体装置制造方法的断面图。
图34是表示实施形态5的半导体装置制造方法的断面图。
图35是表示实施形态5的半导体装置制造方法的断面图。
图36是表示实施形态5的半导体装置制造方法的另一例的断面图。
图37是表示试行例的半导体装置制造方法的断面图。
图38是表示试行例的半导体装置制造方法的断面图。
图39是表示试行例的半导体装置制造方法的断面图。
图40是表示试行例的半导体装置制造方法的断面图。
图41是表示试行例的半导体装置制造方法的断面图。
图42是表示试行例的半导体装置制造方法的断面图。
图43是表示试行例的半导体装置制造方法的断面图。
图44是表示试行例的半导体装置的存在问题的断面图。
图45是表示现有的半导体装置制造方法的断面图。
图46是表示现有的半导体装置制造方法的断面图。
图47是表示现有的半导体装置制造方法的断面图。
图48是表示现有的半导体装置制造方法的断面图。
图49是表示现有的半导体装置制造方法的断面图。
图50是表示现有的半导体装置制造方法的断面图。
图51是表示现有的半导体装置制造方法的断面图。
<试行例>
现有技术的问题，可以设想是因进行预蚀刻时在定位标记区域的沟槽上形成抗蚀图案引起的，故以下如图39～图43所示，考虑在定位标记区域11A上不形成抗蚀图案的方法。
如图39所示，为减小沟槽上氧化硅膜厚度差，采用摄影制版技术只在沟槽10C上形成抗蚀图案51，并采用干法蚀刻从氧化硅膜2的表面侧除去规定部分。因此，通过图39中所示的工序，将沟槽10B上的氧化硅膜2及沟槽10A之上的氧化硅膜2同时除去。
接着，如图40所示，将抗蚀图案5除去，然后，采用CMP法将氮化硅膜4上的氧化硅膜2及沟槽10A～沟槽10C内的氧化硅膜2的一部分除去。这时，由于定位标记区域11A的沟槽10A内的氧化硅膜2的膜厚，在CMP研磨前比元件形成区域的沟槽10B、沟槽10C内的氧化硅膜2薄，所以，其CMP研磨后的膜厚也比元件形成区域的氧化硅膜2薄。然后，如图41所示，通过用磷酸将氮化硅膜4除去并用氢氟酸将氧化硅膜3、氧化硅膜2的一部分除去，在定位标记区域11A形成埋入氧化硅膜2A，在存储单元区域11B形成埋入氧化硅膜2B，在外围电路区域11C形成埋入氧化硅膜2C，从而完成沟槽型元件隔离结构。这时，元件形成区域11B、11C的各埋入氧化硅膜2B、2C的表面与硅衬底1的表面大体上齐平，而与此不同，定位标记区域11A的沟槽10A内的埋入氧化硅膜2A的中心部要比硅衬底1低一些。
接着，如图42所示，通过热氧化形成栅氧化膜6，并按顺序淀积掺杂了磷的多晶硅膜7、规定膜厚的硅化钨膜8。
下一步，采用在元件隔离形成工序中制成的定位标记(埋入氧化硅膜2A)，利用摄影制版技术在元件隔离区域上进行用于形成栅电极的栅掩模的定位处理，并如图43所示，通过干法蚀刻将硅化钨膜8及多晶硅膜7除去一部分，从而形成栅电极14。
但是，在上述方法中，由于对与定位标记区域11A的沟槽10A对应的氧化硅膜2进行了预蚀刻，所以，在CMP研磨前，沟槽10A附近的氧化硅膜2变得较薄。因沟槽10A的宽度较宽，所以CMP研磨速度加快。
因此，如根据存储单元区域11B的氧化硅膜2的蚀刻进行CMP研磨，则除沟槽10A外，定位标记区域11A上的氧化硅膜2将全部被进行蚀刻，而其基底上的氧化硅膜3和氮化硅膜4也被蚀刻，进一步，如图44所示，硅衬底1上的沟槽10A的边缘部la(沟槽10A与硅衬底1表面的角部)也被磨圆而除去。
其结果是，由于沟槽10A的边缘部的检测精度恶化，所以存在着不能提高栅掩模重合处理的精度的问题。因此，采用不对定位标记区域11A进行预蚀刻的方法也不能获得所期望达到的效果。
本发明将进行预蚀刻时在定位标记区域的沟槽上形成抗蚀图案的情况(现有例)下、或是在定位标记区域上根本不形成抗蚀图案的情况(上述试行例)下、其栅掩模的重合处理精度都会恶化作为参考资料，旨在提高栅掩模的重合处理精度。
<实施形态1>
图1～图8是表示作为实施形态1的具有沟槽型元件隔离结构的半导体装置(DRAM)的制造方法的断面图。以下，参照这几个图说明其制造方法。
首先，在块状硅衬底1上形成膜厚约为100～500埃的氧化硅膜3。氧化硅膜3可以通过对硅进行热氧化(700～1100℃)、也可以用CVD法(600～850℃)等淀积形成。在这之后，利用CVD法(600～850℃)在氧化硅膜3上形成膜厚为1000～4000埃的氮化硅膜4。
然后，采用区域掩模制作图中未示出的抗蚀图案，并用抗蚀掩模对氧化硅膜3及氮化硅膜4进行蚀刻。在这之后，通过干法蚀刻有选择地将硅衬底1除去1000～5000埃，如图1所示，在硅衬底1上形成沟槽10(10A～10C)。然后，在600～1200℃下进行退火，以便使蚀刻加工的伤损恢复，也可以通过700～1200℃的热处理对硅衬底1进行100～500埃左右的氧化。
通过上述各工序，在定位标记区域11A形成较宽的沟槽10A，在存储单元区域11B形成窄的沟槽10B，在外围电路区域11C形成宽的沟槽10C。这样，在定位标记区域11A及外围电路区域11C中形成的沟槽10A及沟槽10C的图案疏散，而在存储单元区域11B中形成的沟槽10B的图案则变得密集。
接着，如图2所示，利用例如CVD法在包含沟槽10A～10C的硅衬底1的整个表面上淀积氧化硅膜2，并使氧化硅膜2埋入沟槽10A～10C内。这时，在宽的沟槽10A及沟槽10C内仅淀积与所淀积的膜厚相等的膜厚，而与此不同，在窄的沟槽10B内，因在开始淀积时在沟槽10B内埋入绝缘膜，所以，其膜厚要厚于所淀积的膜厚。另外，埋入沟槽内的氧化硅膜3也可以是以任何形成方法形成的绝缘膜。例如，可以采用在高密度等离子气氛中形成的CVD氧化膜。
下一步，如图3所示，为减小沟槽上氧化硅膜厚度差，采用预蚀刻用的掩模，仅在与定位标记区域11A的整个区域及沟槽10C的上部对应的埋入氧化硅膜2上形成抗蚀图案51。
然后，采用干法蚀刻进行预蚀刻处理，如图4所示，将在存储单元区域11B的整个表面及外围电路区域11C的一部分上的氧化硅膜2的规定膜厚部分除去。由于在进行预蚀刻时用抗蚀图案51将定位标记区域11A的整个表面覆盖，所以，在沟槽10A与其他区域之上的氧化硅膜2之间产生的高低差，在预蚀刻后仍然保持着。
接着，如图5所示，将抗蚀图案51除去，然后，采用CMP法对整个表面进行研磨，以将氮化硅膜4上的氧化硅膜2、沟槽10A～10C上的氧化硅膜2的一部分及氮化硅膜4的一部分除去。这时，定位标记区域11A上的氮化硅膜4，其膜厚比其他区域的氮化硅膜4的膜厚要厚一些。
然后，如图6所示，通过用磷酸将氮化硅膜4除去并用氢氟酸将氧化硅膜3及氧化硅膜2的一部分除去，在定位标记区域11A形成埋入氧化硅膜2A，在存储单元区域11B形成埋入氧化硅膜2B，在外围电路区域11C形成埋入氧化硅膜2C，从而完成沟槽型元件隔离结构。
下一步，如图7所示，在进行了沟道区的形成处理后，通过热氧化等形成栅氧化膜6，并在栅氧化膜6上按顺序淀积掺杂了磷的多晶硅膜7、硅化钨膜8。另外，当形成栅氧化膜6时，在氮化气氛中也可以含有一些氮气。
然后，如图8所示，采用在元件隔离形成工序中制作的定位标记区域11A的埋入氧化硅膜2A(定位标记)，利用摄影制版技术形成将栅电极重合在元件隔离区域上的图案，并通过干法蚀刻将硅化钨膜8、多晶硅膜7除去一部分，从而在存储单元区域11B及外围电路区域11C上形成栅电极14。该栅电极14用于对在随后的现有工序中制作的晶体管等半导体元件的动作进行控制。
图9和图10是详细地示出定位标记区域11A的说明图，图9是表示在以CMP法对所淀积的氧化硅膜2进行研磨之前的状态的图，图10是表示CMP研磨后的图。如该两图所示，在CMP研磨前，沟槽10A的边缘部上的氧化硅膜2具有足够厚的膜厚，在进行CMP研磨时，即使在最佳蚀刻条件下对存储单元区域11B的沟槽10B进行蚀刻，也不能将沟槽10A的边缘部的硅衬底1除去，因而在沟槽10A内的周边部形成的氧化硅膜2的最上部与氮化硅膜4的表面大致齐平，而在沟槽10A的中心部形成的氧化硅膜2的最下部的表面高度低于氮化硅膜4的表面高度，从而在沟槽10A的氧化硅膜2上形成高低差t1＇。
另一方面，如图11所示，存储单元区域11B及外围电路区域11C的沟槽10B及10C的氧化硅膜2，埋入到与氮化硅膜4的表面大致相同的高度，几乎没有高低差。
另外，在实施形态1中，由于在定位标记区域11A的整个表面上形成抗蚀图案51，所以在定位标记区域11A上留下的氮化硅膜4的膜厚比其他区域厚。
因此，如图6所示，在将氧化硅膜3及氮化硅膜4除去后，在沟槽10A内的周边部形成的氧化硅膜2A的最上部从硅衬底1的表面凸出，在沟槽10A的中心部形成的氧化硅膜2A的表面高度低于硅衬底1的表面高度，从而形成高低差t1。
在将上述定位标记区域11A的氧化硅膜2A的高低差t1与元件形成区域(存储单元区域11B、外围电路区域11C)的残留膜的高低厚度差t2(参照图6)进行比较时，显然，t1＞t2的关系成立。就是说，在实施形态1的半导体装置中，能够加大氧化硅膜2A的高低差，而不会发生象试行例那样的问题。
另外，由于氧化硅膜2A在沟槽10A的边缘部从硅衬底1的表面凸出，所以，在将从氧化硅膜2A的沟槽10A的底部起的高度t3与沟槽10A～10C的沟槽深度td进行比较时，t3＞td的关系也成立。
这样，实施形态1的半导体装置，在定位标记(埋入氧化硅膜2A)上产生的高低差，达到使t1＞t2及t3＞td成立的程度，所以，即使当在上部形成栅电极材料时，在栅电极材料上也能反映埋入氧化硅膜2A的高低差。
其结果是，当制作栅电极的布线图案时，利用在栅电极材料上产生的高低差，将使定位标记的检测变得容易进行，因而能以良好的精度使栅掩模重合，从而形成抗蚀图案，并能以良好的精度制作栅电极的布线图案。
<实施形态2>
图12～图17是表示作为实施形态2的具有沟槽型元件隔离结构的半导体装置的制造方法的断面图。以下，参照这几个图说明其制造方法。
首先，与实施例1一样，在(块状)硅衬底1上形成膜厚约为100～500埃的氧化硅膜3，并在氧化硅膜3上形成膜厚为1000～4000埃的氮化硅膜4。然后，通过采用干法蚀刻有选择地将硅衬底1除去1000～5000埃，如图12所示，在衬底1上形成沟槽10(10A～10C)。
通过上述工序，在定位标记区域11A形成较宽的沟槽10A(10A1、10A2)，在存储单元区域11B形成窄的沟槽10B，在外围电路区域11C形成宽的沟槽10C。另外，在定位标记区域11A中，沟槽10A1的沟槽宽度比沟槽10A2宽。
接着，如图13所示，在硅衬底1的整个表面上淀积氧化硅膜2，并使氧化硅膜2埋入10A～10C内。
下一步，如图14所示，为减小沟槽上氧化硅膜厚度差，采用预蚀刻用的掩模，在与定位标记区域11A上的氧化硅膜2的凸部(在10A(10A1、10A2)的外周的周边邻近区域上的氧化硅膜2)及沟槽10C的上部对应的埋入氧化硅膜2上形成抗蚀图案52，并采用干法蚀刻进行预蚀刻处理，将在存储单元区域11B的整个表面及定位标记区域11A和外围电路区域11C的一部分上的氧化硅膜2的除去。
其结果是，由于在进行预蚀刻时用抗蚀图案52将定位标记区域11A的氧化硅膜2的凸部全部覆盖，所以，在定位标记区域11A内的沟槽10A与其他区域之上的氧化硅膜2之间产生的高低差，在预蚀刻后进一步扩大。
接着，如图15所示，将抗蚀图案52除去，然后，采用CMP法对整个表面进行研磨，以将氮化硅膜4上的氧化硅膜2、沟槽10A～10C上的氧化硅膜2的一部分及氮化硅膜4的一部分除去。
这时，沟槽宽度比沟槽10A2宽的沟槽10A1，基于沟槽宽度越宽、其中心部被除去的越多的所谓凹进成形作用，该沟槽10A1中心部上的氧化硅膜2被全部除去，直到将沟槽10A1中心部的底面以下的硅衬底1也除去一部分其结果是，使沟槽10A1具有比其他沟槽10B、10C深的最深部。此外，在定位标记区域11A上的氮化硅膜4的膜厚比其他区域的氮化硅膜4的膜厚要厚一些。
然后，如图16所示，通过用磷酸将氮化硅膜4除去并用氢氟酸将氧化硅膜3及氧化硅膜2的一部分除去，在定位标记区域11A形成埋入氧化硅膜2A，在存储单元区域11B形成埋入氧化硅膜2B，在外围电路区域11C形成埋入氧化硅膜2C，从而完成沟槽型元件隔离结构。
下一步，如图17所示，与实施形态1同样，形成栅氧化膜6，并在栅氧化膜6上按顺序淀积多晶硅膜7、硅化钨膜8。
然后，采用在实施形态2的元件隔离形成工序中制作的定位标记区域11A的定位标记(埋入氧化硅膜2A(+沟槽10A1))，利用摄影制版技术形成将栅电极重合在元件隔离区域上的图案，并通过干法蚀刻将硅化钨膜8、多晶硅膜7除去一部分，从而在存储单元区域11B及外围电路区域11C形成栅电极。
图18是详细地示出定位标记区域11A的说明图，如图18所示，在进行CMP研磨时，即使在最佳蚀刻条件下对存储单元区域11B的沟槽10B进行蚀刻，也不能将沟槽10A1和10A2的边缘部的硅衬底1除去。并且，在沟槽10A1内，其最上部(沟槽10A1内的周边部)，以与氮化硅膜4的表面大致齐平的高度形成，其下部(沟槽10A1的中心部)即最深部的表面高度比开始时沟槽10A1的形成深度td深，从而形成高低差t1＇。
因此，如图16所示，在将氧化硅膜3及氮化硅膜4除去后，其最上部从硅衬底1的表面凸出，沟槽10A1的中心部即最深部低于开始时沟槽10A1的形成深度td，从而形成高低差t1。
在将定位标记区域11A的沟槽10A1的定位标记(埋入氧化硅膜2A+沟槽10A1)的高低差t1与元件形成区域(存储单元区域11B、外围电路区域11C)的残留膜的高低厚度差t2(参照图6)进行比较时，t1＞t2的关系成立。
另外，在CMP研磨前(参照图14)，沟槽10A1和沟槽10A2的边缘部上的氧化硅膜2具有足够厚的膜厚，在进行CMP研磨时，即使在最佳蚀刻条件下对存储单元区域11B的沟槽10B进行蚀刻，也不能将沟槽10A1和沟槽10A2的边缘部的硅衬底1除去。
此外，对于氧化硅膜2A，由于在沟槽10A1中将衬底1的一部分除去后形成最深部，所以，在将从氧化硅膜2A的沟槽10A1的底部起的高度t3(=t1)与沟槽10B、10C的沟槽深度进行比较时，t3＞td的关系也成立。
这样，实施形态2的半导体装置，在定位标记(埋入氧化硅膜2A(+沟槽10A1))上产生的高低差，达到使t1＞t2及t3(=t1)＞td成立的程度，所以，即使当在上部形成栅电极材料时，在栅电极材料上也能反映埋入氧化硅膜2A的高低差。
其结果是，当制作栅电极的布线图案时，利用在栅电极材料上产生的高低差，将使定位标记的检测变得容易进行，因而能以良好的精度使栅极掩模重合，从而形成抗蚀图案，并能以良好的精度制作栅电极的布线图案。
<实施形态3>
图19～图24是表示作为实施形态3的具有沟槽型元件隔离结构的半导体装置的制造方法的断面图。以下，参照这几个图说明其制造方法。实施形态3的特征是，用由基底衬底21、埋入氧化膜22及SOI层23构成的SOI衬底代替实施形态2的硅衬底1。SOI衬底可以用任何形成方法制作，如注入氧后形成的SIMOX衬底或粘结衬底等。
首先，在SOI23上用CVD法(约800℃)或对SOI层23进行热氧化(约800℃的氧化条件)，形成膜厚约为100～300埃的氧化硅膜3，并用CVD法(约700℃)在氧化硅膜3上形成膜厚约为1000～4000埃的氮化硅膜4。
接着，在经过了与实施形态2同样的工序后，如图19所示，形成沟槽10A～10C，将其底部设在SOI层23与埋入氧化膜22的界面上，并如图20所示，在整个表面上淀积氧化硅膜2。
然后，如图21所示，为减小沟槽上氧化硅膜厚度差，采用预蚀刻用的掩模，在与定位标记区域11A上的氧化硅膜2的凸部(在10A(10A1、10A2)的外周的周边邻近区域上的氧化硅膜2)及沟槽10C的上部对应的埋入氧化硅膜2上形成抗蚀图案52，并采用干法蚀刻进行预蚀刻处理，将在存储单元区域11B的整个表面及定位标记区域11A和外围电路区域11C的一部分上的氧化硅膜2的除去。
其结果是，由于在进行预蚀刻时用抗蚀图案52将定位标记区域11A的氧化硅膜2的凸部全部覆盖，所以，在定位标记区域11A内的沟槽10A与其他区域之上的氧化硅膜2之间产生的高低差，在预蚀刻后进一步扩大。
接着，如图22所示，将抗蚀图案52除去，然后，采用CMP法对整个表面进行研磨，以将氮化硅膜4上的氧化硅膜2、沟槽10A～10C上的氧化硅膜2的一部分及氮化硅膜4的一部分除去。这时，沟槽宽度比沟槽10A2宽的沟槽10A1，其中心部上的氧化硅膜2被全部除去，直到将中心部下方的埋入氧化膜22的一部分也除去而形成最深部。此外，在定位标记区域11A上留下的氮化硅膜4的膜厚比其他区域的氮化硅膜4的膜厚要厚一些。
然后，如图23所示，通过用磷酸将氮化硅膜4除去并用氢氟酸将氧化硅膜3及氧化硅膜2的一部分除去，在定位标记区域11A形成埋入氧化硅膜2A，在存储单元区域11B形成埋入氧化硅膜2B，在外围电路区域11C形成埋入氧化硅膜2C，从而完成沟槽型元件隔离结构。
下一步，如图24所示，与实施形态1同样，形成栅氧化膜6，并在栅氧化膜6上按顺序淀积多晶硅膜7、硅化钨膜8。
然后，采用在实施形态3的元件隔离形成工序中制作的定位标记区域11A的定位标记(埋入氧化硅膜2A(+沟槽10A1))，利用摄影制版技术形成将栅电极重合在元件隔离区域上的图案，并通过干法蚀刻将硅化钨膜8、多晶硅膜7除去一部分，从而在存储单元区域11B及外围电路区域11C上形成栅电极。
在结构如上所述的实施形态3的半导体装置中，由于使定位标记(埋入氧化硅膜2A(+沟槽10A1))产生与实施形态2相同的高低差，所以，即使当在上部形成栅电极材料时，在栅电极材料上也能反映埋入氧化硅膜2A的高低差。
其结果是，当制作栅电极的布线图案时，利用在栅电极材料上产生的高低差，将使定位标记的检测变得容易进行，因而能以良好的精度使栅掩模重合，从而形成抗蚀图案，并能以良好的精度制作栅电极的布线图案。
尤其是，在象沟槽10A1那样将埋入氧化膜22的一部分除去的结构中，可以通过将埋入氧化膜22也除去从而增大由SOI层23的膜厚(受沟槽10A1的初始形成深度限制)和在SOI层23上形成的氮化硅膜4的膜厚限制的定位标记的高低差，<实施形态4>
在实施形态3的半导体装置中，示出了将沟槽10A1中心部下方的埋入氧化膜22的一部分除去后可以使定位标记(埋入氧化硅膜2A+沟槽10A1)的最上部与最下部的高低差进一步增大，本实施形态4的半导体装置是利用这种效果的结构。
图26～图29是表示作为实施形态4的具有沟槽型元件隔离结构的半导体装置的制造方法的断面图。以下，参照这几个图说明实施形态4的半导体装置的制造方法。
首先，与实施形态3相同，在SOI层23上形成膜厚约为100～300埃的氧化硅膜3，并在氧化硅膜3上形成膜厚约为1000～4000埃的氮化硅膜4。
接着，在经过了与实施形态2同样的工序后，如图25所示，形成沟槽10A～10C＇，将其底部设在SOI层23与埋入氧化膜22的界面上。这时，外围电路区域11C的沟槽10C＇也与存储单元区域11B的沟槽10B一样，按较窄的宽度形成。并且，在形成时将SOI层23夹在沟槽10C＇与10C＇之间。夹在沟槽10C＇与10C＇之间的SOI层23被规定为虚设图案23D。
然后，如图26所示，在整个表面上淀积氧化硅膜2。而氧化硅膜2的膜厚形成到与实施形态3中预蚀刻后的存储单元区域11B及外围电路区域11C上的氧化硅膜2的膜厚(参照图15)相同的程度。
接着，如图27所示，采用CMP法对整个表面进行研磨，以将氮化硅膜4上的氧化硅膜2及沟槽10A～10C＇上的氧化硅膜2的一部分除去。这时，沟槽10A1内中心部上的氧化硅膜2被全部除去，直到将沟槽10A1中心部下方的埋入氧化膜22的一部分也除去。
然后，将氮化硅膜4及氧化硅膜3除去而完成沟槽型元件隔离结构。这时，外围电路区域11C通过由虚设图案23D及中间夹有虚设图案23D的沟槽10C＇、10C＇构成的元件隔离区域实现元件隔离。通过将虚设图案23D的形成宽度形成得较宽，可以使元件隔离区域的宽度达到与实施形态1～3的沟槽10C的宽度相同的程度。
在这之后，如图28所示，与实施形态1同样，形成栅氧化膜6，并在栅氧化膜6上按顺序淀积多晶硅膜7、硅化钨膜8。
接着，采用在实施形态4的元件隔离形成工序中制作的定位标记区域11A的定位标记(埋入氧化硅膜2A+沟槽10A1)，利用摄影制版技术形成将栅电极重合在元件隔离区域上的图案，并通过干法蚀刻将硅化钨膜8、多晶硅膜7除去一部分，从而在存储单元区域11B及外围电路区域11C上形成栅电极14。
然后，形成源·漏区域，并如图29所示，形成层间绝缘膜24，并在设置接触孔CT1～CT4后，在整个表面上形成铝层25。在形成接触孔CT1时，使其贯穿埋入氧化膜22并延伸到基底衬底21的扩散区域27，在形成接触孔CT2、CT4时，使其贯穿层间绝缘膜24并延伸到栅电极14。
铝的布线图案制作，在等离子气氛中以干法蚀刻进行。在进行该蚀刻时，有可能因蚀刻伤损而造成器件的特性恶化。蚀刻伤损导致器件恶化的原因被认为是由腐蚀剂引入的电荷通过铝传送到栅电极14，因而使栅电极带电并在衬底与栅电极之间产生电位差。
在实施形态4的制造方法中，如图29所示，在定位标记区域11A的沟槽10A上形成接触孔CT1后形成铝的虚设图案，并通过接触孔CT1与铝层25及基底衬底21的高浓度N型扩散区域27电气连接。另一方面，通过接触孔CT2、CT4与铝层25及栅电极14电气连接。
因此，当在整个表面形成抗蚀层26后制作铝层25的布线图案时，由于基底衬底21与栅电极14通过铝层25电气连接，所以使基底衬底21的衬底电位与栅电极14的电位差减小，从而能使蚀刻伤损大幅度减小。其结果是，能够获得动作特性良好的半导体装置。
图30是表示铝的布线图案制作后的平面结构的俯视图。该图中的A-A剖面相当于图29。如图29所示，连接于制作布线图案后的栅电极14的铝层25，与通过接触孔CT1连接于基底衬底21的铝层25电气绝缘，所以，在装置完成后，在动作上不会产生问题。而图30的SOI层23、23之间的空白部分，是埋入氧化硅膜22的形成区域。
另外，沟槽10A的最深部是将埋入氧化膜22除去一部分后形成的，因而使沟槽10A最深部下面的埋入氧化膜22的膜厚变薄，所以能使埋入氧化膜22贯穿接触孔CT1比较容易形成。
在实施形态4中，是在定位标记区域11A的接触孔CT1上形成铝的虚设图案，但在电路结构上也可以在外围电路等的空白区域形成在CMP研磨后将埋入氧化膜22除去的结构，并在该区域形成铝的虚设图案。
另外，在实施形态4中，使外围电路区域11C的沟槽10C＇比较窄，将原来为形成沟槽而要除去的SOI层23留作虚设图案23D，并由虚设图案23D及将虚设图案23D夹在中间的沟槽10C＇、10C＇形成元件隔离区域。
由于在沟槽10B和沟槽10C＇的宽度上相差很小，所以在存储单元区域11B及外围电路区域11C上形成的氧化硅膜2的膜厚没有差别。
因此，根本无须进行预蚀刻，因而使制造工艺简化，从而能以良好的精度在定位标记区域11A上形成由沟槽10A及氧化硅膜2A构成的定位标记。
另外，由于各个沟槽10C＇的宽度与沟槽10B同样狭窄，所以能防止因CMP研磨造成的凹陷(将沟槽内的中心部过分地磨削)。这样，实施形态4的半导体装置，通过在外围电路区域11C上形成虚设图案23D，即使在存储单元区域11B、外围电路区域11C之间的图案疏密存在差别时，也可以不进行预蚀刻而进行CMP处理，因而也就不需要考虑预蚀刻后的氧化硅膜的膜厚误差，从而使CMP研磨处理的研磨条件的容许范围扩大。
如图31所示，当使层间绝缘膜24的膜厚在用于连接衬底的接触孔CT1的形成部分与用于连接栅极的接触孔CT2、4的形成部分上具有均匀的层间绝缘膜24的膜厚时，由于接触孔CT1～CT4的形成长度基本相同，所以使形成接触孔时的蚀刻条件的容许范围增大。在图31的例中，将钨层28埋入接触孔CT1～CT4，并在钨层28上形成铝层25。
另外，在仅以减轻制作铝层25的布线图案时的蚀刻伤损为目的的情况下，只需如实施形态3所示进行预蚀刻而形成元件隔离区域及定位标记并设置栅电极，然后，如图29所示进行接触孔的形成、铝层的淀积及布线图案制作即可。
<实施形态5>
实施形态5的半导体装置，除实施形态3的结构外，还增加了在如图32所示的平面配置上的衬底上电路区域11D的构造。
图33～图35是表示作为本发明实施形态5的半导体装置的制造方法的断面图，相当于图32的B～B剖面图。实施形态5的制造方法，是在实施形态3的制造工序中增加了基底衬底上电路的制造工序。
当形成沟槽10A～10C时(实施形态3的图19中示出的工序)，形成宽度非常大的沟槽30，并在预蚀刻时(实施形态3的图21中示出的工序)，如图33所示，在除沟槽30以外的部分上保留抗蚀图案52。
然后，在进行CMP研磨时(实施形态3的图22中示出的工序)，通过凹进成形作用而将沟槽30底面下的埋入氧化膜22贯通，使基底衬底21完全露出。
在该沟槽30的基底衬底21上，如图35所示，用现有的工序形成半导体元件。另外，在图35中，31、32是阱区，33是具有LDD结构的栅极部，34是(二重)扩散区。
这样，实施形态5的半导体装置，可以在SOI层23上形成半导体元件，同时也能在基底衬底21上直接形成半导体元件。通过在SOI层23上形成数字电路、用于低耗电量的半导体元件、在基底衬底21形成的模拟电路、要求耐高压的半导体元件(构成要求提高ESD(静电放电)耐压性及提高高漏极耐压性的输入输出电路、读出放大器、字线驱动电路、及升压电位发生电路等的晶体管)，可以根据用途在基底衬底21和SOI层23之中更为适当的一个上形成半导体元件。
另外，实施形态5也可以与实施形态4的制造方法并行进行。在这种情况下，按如下方式进行。
当形成沟槽10A～10C时(实施形态4的图25中示出的工序)，如图36所示，形成宽度非常大的沟槽30。
然后，在进行CMP研磨(实施形态3的图24中示出的工序)后，通过凹进成形作用而将沟槽30底面下的埋入氧化膜22贯通，使基底衬底21完全露出。随后的处理如前所述。
如上所述，在第1发明的半导体装置中，使定位用绝缘膜的最上部高于半导体衬底的表面，并使最下部的表面高度低于半导体衬底的表面高度，从而在定位用绝缘膜上形成高低差。
因此，即使在包含定位用绝缘膜的半导体衬底上形成上部形成层时，在该上部形成层上也能形成反映上述高低差的高低差，所以，利用在上部形成层上生成的高低差，可以使定位标记的位置检测变得容易进行，因而能以良好的位置精度获得所制造的半导体装置。
在第2发明的半导体装置中，使第1沟槽底面中心部的底面与定位用绝缘膜的最上部之间形成高低差。
因此，即使在包含定位用绝缘膜及第1沟槽的半导体衬底上形成上部形成层时，在该上部形成层上也能形成反映上述高低差的高低差，所以，利用在上部形成层上生成的高低差，可以使定位标记的位置检测变得容易进行，因而能以良好的位置精度获得所制造的半导体装置。
在第3发明的半导体装置中，第1沟槽，以贯通SOI衬底的SOI层的方式形成，所以，与第2发明的半导体装置一样，能以良好的位置精度获得在SOI衬底上所制造的半导体装置。
第4发明的半导体装置，备有第1通孔，贯穿层间绝缘膜、第1沟槽的最深部和埋入绝缘膜并延伸到基底衬底；第2通孔，贯穿层间绝缘膜并延伸到控制电极；及布线层，通过第2通孔与控制电极电气连接。
因此，当在层间绝缘膜上的整个表面形成金属层后通过蚀刻而得到上述布线层时，可以通过第1和第2通孔使基底衬底与控制电极电气连接，减小在两者之间产生的电位差，所以能不受蚀刻伤损而得到布线层，其结果是，能获得动作特性良好的半导体装置。
另外，由于第1沟槽的最深部是将埋入绝缘膜除去一部分后形成的，所以可将上述最深部下面的埋入绝缘膜贯通，因而使第1通孔的形成处理比较容易进行。
在第5发明的半导体装置中，在工序(d)中，至少在与定位标记区域的第1沟槽外的周边邻近区域对应的绝缘膜上形成抗蚀图案，在工序(e)中以抗蚀图案作为掩模将绝缘膜除去后，在工序(f)中除去抗蚀图案，然后，进一步将全部绝缘膜除去，从而在定位标记的第1沟槽内的周边部与中心部之间形成高低差。
因此，由于在定位标记上形成的电极层上形成反映上述高低差的高低差，所以，在工序(h)中利用在电极层上所产生的高低差，可以使定位标记的位置检测变得容易进行，因而能够根据该定位标记以良好的精度制造电极层的布线图案。
另外，在工序(e)中采用的抗蚀图案，至少在与定位标记区域的第1沟槽外的周边邻近区域对应的绝缘膜上形成，所以，在工序(f)的处理后，将绝缘膜及直到靠近第1沟槽边缘部的半导体衬底一并除去，而在第1沟槽的边缘部被磨圆的同时也不会导致定位标记检测精度的恶化。
在第6发明的半导体装置的制造方法中，在工序(e)中采用的抗蚀图案，进一步在与定位标记区域的第1沟槽对应的绝缘膜上形成，定位标记包含在第1沟槽内形成的绝缘膜即定位用绝缘膜，通过使在第1沟槽的周边部上形成的定位用绝缘膜高于半导体衬底的表面，并使在中心部上形成的定位用绝缘膜的表面高度低于半导体衬底的表面高度，从而在定位用绝缘膜上形成高低差。
因此，由于在定位用绝缘膜上形成的电极层上形成反映上述高低差的高低差，所以，可以将电极层本身生成的高低差作为定位标记。
在第7发明的半导体装置的制造方法中，在工序(e)中采用的抗蚀图案，只在与定位标记区域的第1沟槽的上述周边邻近区域对应的绝缘膜上形成，定位标记包含定位用绝缘膜及第1沟槽，在定位用绝缘膜的最上部与第1沟槽的最深部的底面之间形成高低差。
因此，由于在定位用绝缘膜及第1沟槽上形成的电极层上形成反映上述高低差的高低差，所以，可以将电极层本身生成的高低差作为定位标记。
在第8发明的半导体装置制造方法中，由于在工序(b)中形成的第1沟槽，其形成方式是贯通SOI衬底的SOI层，所以，能以良好的位置精度在SOI衬底上制造半导体装置。
在第9发明的半导体装置制造方法中，元件形成区域包含以宽度较窄的第1电路用沟槽进行元件隔离的第1电路形成区域及以宽度较宽的第2电路用沟槽进行元件隔离的第2电路形成区域。
在宽度较窄的第1电路用沟槽上形成的绝缘膜的膜厚比在宽度较宽的第2电路用沟槽上形成的绝缘膜的膜厚要厚，由于具有这种性质，所以，必须将第1电路形成区域上的绝缘膜比第2电路形成区域上的绝缘膜多出的部分除去，因而将第1电路形成区域上的绝缘膜有选择地除去的工序就成为必不可少的了。
因此，在工序(d)中，在第1电路形成区域上形成抗蚀图案，而在第2电路形成区域上不形成抗蚀图案，从而可以将第1电路形成区域上的绝缘膜同时除去。
用第10发明的制造方法制造的半导体装置的第1电路形成区域，包含由动态型存储单元构成的区域，所以能以良好的精度制作动态型存储单元的电极层的布线图案。
在第11发明的半导体装置制造方法中，在工序(d)中，将绝缘膜全部除去，将第1沟槽内的周边部上的绝缘膜留作定位用绝缘膜，并将第1沟槽内的中心部上的绝缘膜全部除去，同时将第1沟槽中心部下面的埋入绝缘膜的一部分区域也除去，从而在定位用绝缘膜的最上部与第1沟槽的最深部底面之间形成高低差。
因此，由于在定位用绝缘膜及第1沟槽上部形成的电极层上形成反映上述高低差的高低差，所以，在工序(f)中利用在电极层上产生的高低差，可以使定位标记的位置检测变得容易进行，因而能够根据该定位标记以良好的精度制造电极层的布线图案。
在第12发明的半导体装置制造方法中，元件形成区域包含以第1电路用沟槽进行元件隔离的第1电路形成区域及以多个第2电路用沟槽及虚设层进行元件隔离的第2电路形成区域。
第2电路形成区域通过由多个第2电路用沟槽及虚设层构成的元件隔离区域进行元件隔离，所以，即使第2电路用沟槽本身的宽度窄，也可以通过将虚设层的宽度加宽，从而能加宽元件隔离区域的宽度。
因此，由于在第1电路形成区域上和第2电路形成区域上之间绝缘膜的膜厚没有变化，所以在工序(d)中先前的有选择地将绝缘膜除去的工序就不需要了。
在第13发明的半导体装置制造方法中，在工序(h)中，形成贯穿层间绝缘膜、第1沟槽的中心部和埋入绝缘膜并延伸到基底衬底的第1通孔、贯穿层间绝缘膜并延伸到控制电极的第2通孔，并在工序(i)中，在包含第1和第2通孔的层间绝缘膜上形成金属层。
因此，当在工序(j)中制作金属层的布线图案时，可以通过第1和第2通孔使基底衬底与控制电极电气连接，减小在两者之间产生的电位差，所以能制作布线图案时不受伤损而得到布线层，其结果是，能获得动作特性良好的半导体装置。
另外，由于位于第1沟槽中心部的最深部是将埋入绝缘膜除去一部分后形成的，所以可将上述最深部下面的埋入绝缘膜贯通，因而使第1通孔的形成比较容易进行。
在第14发明的半导体装置制造方法中，在工序(d)中使基底衬底露出，在工序(f)中，在基底衬底上电路区域上形成电极层，所以，可以制造在SOI层上及基底衬底上分别形成元件的半导体装置。
用第15发明的制造方法制造的半导体装置的第1电路形成区域，包含由动态型存储单元构成的区域，所以能以良好的精度制作动态型存储单元的电极层的布线图案。
权利要求
1．一种半导体装置，由沟槽型元件隔离结构在半导体元件之间实现元件隔离，其特征在于，备有半导体衬底；定位标记区域，在上述半导体衬底上形成，在其上层部具有第1沟槽及在上述第1沟槽内形成的定位用绝缘膜；及元件形成区域，在上述半导体衬底上形成，具有在多个半导体元件之间进行绝缘隔离的元件隔离用绝缘膜；将上述元件隔离用绝缘膜充填于在上述半导体衬底的上层部形成的第2沟槽内，使上述定位用绝缘膜的最上部高于上述半导体衬底的表面并使最下部的表面高度低于上述半导体衬底的表面高度，从而在上述定位用绝缘膜上形成高低差。
2．一种半导体装置，由沟槽型元件隔离结构在半导体元件之间实现元件隔离，其特征在于，备有半导体衬底；定位标记区域，在上述半导体衬底上形成，在其上层部具有第1沟槽及在上述第1沟槽内形成的定位用绝缘膜；上述定位用绝缘膜在除上述第1沟槽内的中心部以外的区域即周边部上形成；还备有元件形成区域，在上述半导体衬底上形成，并具有在多个半导体元件之间进行绝缘隔离的元件隔离用绝缘膜；将上述元件隔离用绝缘膜充填于在上述半导体衬底的上层部形成的第2沟槽内，上述第1沟槽的中心部底面以比上述第2沟槽深的方式形成，在上述定位用绝缘膜的最上部与上述中心部底面之间形成高低差。
3．根据权利要求2所述的半导体装置，其特征在于上述半导体衬底包含具有基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层的SOI衬底，上述第1和第2沟槽以贯穿上述SOI层的方式形成，上述第1沟槽的上述中心部，通过进一步将上述埋入绝缘膜的一部分除去而形成。
4．根据权利要求3所述的半导体装置，其特征在于，备有控制电极，在上述元件形成区域上形成，用于进行元件的动作控制；层间绝缘膜，在包含上述控制电极和上述第1沟槽之上部分的上述半导体衬底上形成；第1通孔，贯穿上述层间绝缘膜、上述第1沟槽的上述中心部和上述埋入绝缘膜并延伸到上述基底衬底；第2通孔，贯穿上述层间绝缘膜并延伸到上述控制电极；及布线层，通过上述第2通孔与上述控制电极电气连接。
5．一种半导体装置制造方法，该半导体装置具有沟槽型元件隔离结构，其特征在于，包括(a)准备具有定位标记区域和元件形成区域的半导体衬底的工序；(b)在上述半导体衬底的上述定位标记区域和上述元件形成区域的上层部同时分别形成第1和第2沟槽的工序；将上述第1与第2沟槽的底面形成深度设定为从上述半导体衬底的表面起大致相同的深度；还包括(c)在上述半导体衬底的整个表面上形成绝缘膜的工序；(d)至少在与上述定位标记区域的上述第1沟槽外的周边邻近区域对应的上述绝缘膜上形成抗蚀图案的工序；(e)以上述抗蚀图案作为掩膜而将上述绝缘膜除去的工序；(f)将上述抗蚀图案除去后，进一步将上述绝缘膜除去的工序；进行上述工序(f)时，在上述第1沟槽内保留一部分上述绝缘膜，且保留埋入上述第2沟槽内的上述绝缘膜，并将上述工序(f)后的上述第1沟槽部分规定为定位标记；还包括(g)在上述半导体衬底的整个表面上形成电极层的工序；(h)识别上述定位标记的位置，并在上述元件形成区域上制作上述电极层的布线图案的工序；在上述定位标记的上述第1沟槽内的中心部与中心部以外的周边区域之间形成高低差。
6．根据权利要求5所述的半导体装置制造方法，其特征在于上述工序(d)，还在与上述定位标记区域的上述第1沟槽对应的上述绝缘膜上形成上述抗蚀图案，上述定位标记包含在上述工序(f)后在上述第1沟槽内保留的上述绝缘膜即定位用绝缘膜，在形成时使在上述周边部上形成的上述定位用绝缘膜的最上部高于上述半导体衬底的表面，并使在上述中心部上形成的上述定位用绝缘膜的表面高度低于上述半导体衬底的表面高度，从而在上述定位用绝缘膜上形成高低差。
7．根据权利要求5所述的半导体装置制造方法，其特征在于上述工序(d)，只在与上述定位标记区域的上述第1沟槽的上述周边邻近区域对应的上述绝缘膜上形成上述抗蚀图案，上述工序(f)包括这样的工序，即在上述第1沟槽的上述周边部上将上述绝缘膜留作上述定位用绝缘膜，而将上述第1沟槽的上述中心部上的绝缘膜全部除去，同时将上述第1沟槽的上述中心部下面的上述半导体衬底的一部分区域也除去，将所除去的上述半导体衬底的一部分区域规定为上述第1沟槽的最深部；上述定位标记包含上述定位用绝缘膜及上述第1沟槽，在上述定位用绝缘膜的最上部与上述第1沟槽的上述最深部的底面之间形成高低差。
8．根据权利要求7所述的半导体装置制造方法，其特征在于上述半导体衬底包含基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层，上述工序(b)包括以贯穿上述SOI层的方式形成上述第1和第2沟槽的工序，在上述工序(f)中除去的上述半导体衬底的一部分区域包含上述埋入绝缘膜的一部分区域。
9．根据权利要求5所述的半导体装置制造方法，其特征在于上述第2沟槽包含宽度较窄的第1电路用沟槽及宽度较宽的第2电路用沟槽，上述元件形成区域包含以上述第1电路用沟槽进行元件隔离的第1电路形成区域及以上述第2电路用沟槽进行元件隔离的第2电路形成区域，上述工序(d)，不在与上述第1电路形成区域对应的上述绝缘膜上形成上述抗蚀图案，而在与上述第2电路形成区域对应的上述绝缘膜上形成上述抗蚀图案。
10．根据权利要求9所述的半导体装置制造方法，其特征在于上述第1电路形成区域包含由动态型存储单元构成的区域，上述第2电路形成区域包含形成驱动上述存储单元的外围电路的区域。
11．一种半导体装置制造方法，该半导体装置具有沟槽型元件隔离结构，其特征在于，包括(a)准备具有定位标记区域和元件形成区域的半导体衬底的工序；上述半导体衬底包含由基底衬底、在上述基底衬底上形成的埋入绝缘膜、及在上述埋入绝缘膜上形成的SOI层构成的SOI衬底；还包括(b)以贯穿上述SOI层的方式在上述定位标记区域和上述元件形成区域分别同时形成第1和第2沟槽的工序；(c)在包括上述第1及第2沟槽的上述SOI层的整个表面上形成绝缘膜的工序；(d)将上述绝缘膜除去的工序；进行上述工序(d)时，保留埋入上述第2沟槽内的上述绝缘膜，且在上述第1沟槽的上述周边部上将上述绝缘膜留作上述定位用绝缘膜，而将上述第1沟槽的中心部上的绝缘膜全部除去，同时将上述第1沟槽的上述中心部下面的上述埋入绝缘膜的一部分区域也除去，并将所除去的上述半导体衬底的一部分区域规定为上述第1沟槽的最深部；还包括(e)在上述半导体衬底的整个表面上形成电极层的工序；(f)识别上述定位标记的位置，并在上述元件形成区域上制作上述电极层的布线图案的工序；在上述定位用绝缘膜的最上部与上述第1沟槽的上述最深部的底面之间形成高低差。
12．根据权利要求11所述的半导体装置制造方法，其特征在于上述第2沟槽包含宽度较窄的第1和第2电路用沟槽，上述第2电路用沟槽包含多个第2电路用沟槽，上述多个第2电路用沟槽以将SOI层夹在中间的方式形成，将上述多个第2电路用沟槽之间的上述SOI层规定为虚设层，上述元件形成区域包含以上述第1电路用沟槽进行元件隔离的第1电路形成区域及以上述第2电路用沟槽及上述虚设层进行元件隔离的第2电路形成区域。
13．根据权利要求12所述的半导体装置制造方法，其特征在于在上述工序(f)中进行了布线图案制作的上述电极层，包含在上述元件形成区域上形成并用于进行元件的动作控制的控制电极；还包括(g)在整个表面上形成层间绝缘膜的工序；(h)在上述第1沟槽和上述控制电极的上述中心部上形成的上述层间绝缘膜上分别形成第1和第2通孔的工序；所形成的上述第1通孔进一步贯穿上述埋入绝缘膜并延伸到基底衬底；还包括(i)在包含上述第1和第2通孔的上述层间绝缘膜上形成金属层的工序；及(j)对上述金属层制作布线图案并形成布线层的工序。
14．根据权利要求11所述的半导体装置制造方法，其特征在于上述半导体衬底还具有基底衬底上电路区域，上述工序(b)包含以贯穿上述SOI层的方式形成具有比上述第1和第2沟槽的宽度更宽的宽度的第3沟槽的工序，上述工序(d)包含将上述第3沟槽上的绝缘膜全部除去、同时将上述第3沟槽下面的上述埋入绝缘膜也除去以使上述基底衬底露出的工序。
15．根据权利要求12所述的半导体装置制造方法，其特征在于上述第1电路形成区域包含由动态型存储单元构成的区域，上述第2电路形成区域包含形成驱动上述存储单元的外围电路的区域。
全文摘要
提供一种能以高精度进行定位而不使性能恶化的半导体装置及其制造方法。只在与整个定位标记区域11A及沟槽10C对应的埋入氧化硅膜2上形成抗蚀图案51,采用干法蚀刻进行预蚀刻处理,将存储单元区域11B的整个表面及外围电路区域11C的一部分上的氧化硅膜2除去规定部分。进行CMP处理,进一步将氧化硅膜3及氮化硅膜4除去,在氧化硅膜2A的最上部与最下部表面之间形成高低差,从而形成定位标记。
文档编号H01L21/8242GK1209650SQ9810736
公开日1999年3月3日 申请日期1998年4月27日 优先权日1997年8月25日
发明者岩松俊明 申请人:三菱电机株式会社