专利名称：制造具有在半导体衬底内分段延伸布线的半导体器件的方法及用这种方法可制造的半导 ...的制作方法
技术领域：
本发明涉及一种制造具有在半导体衬底内分段地延伸的布线的半导体器件的方法以及一种可用这种方法制造的半导体器件。例如从DE 35 02 713A1和从DE-AS 16 14 250已知具有在半导体衬底内分段延伸的布线的半导体器件。
集成电路，尤其是CMOS电路，要用大量工艺步骤来制造。这种电路的制造费用在此由工艺的复杂性和实际处理时间决定。高度复杂的组件常常需要数百个单独的工艺步骤和许多天的生产工艺流程。
在此，一部分工艺步骤必须用于制造布线，将单个的有源器件相互连接，或者可靠地建立集成电路向＇外界＇的接头。通常这种类型的连接由一个或多个铝制导线平面实现。
然而有一些应用，铝制导线平面一方面太昂贵，另一方面占用过多面积。此外，用铝制布线实现的集成电路不能充分地保护电路，防止外来的操作和事后的分析。
为了能对集成电路进行操作，一般必须首先分析集成电路。为此必须一层一层地将布线平面之间的钝化层或绝缘层去掉，以便能够分析这样暴露出的布线平面。如果在此出现的布线平面是铝布线，那么这样的电路分析就比较容易地进行。
因此，作为本发明基础的任务是，提供一种制造具有在衬底内分段延伸布线的半导体器件的方法以及一种用这种方法可制造的半导体器件，其中明显地增加对集成电路的分析及对其随后的操作的困难。
此外，制造这种布线的方法应该尽可能好地与制造晶体管的方法相适配，并要求尽可能少的附加工艺步骤。
此任务由权利要求1的方法和权利要求12的半导体器件解决。本发明其他有利的实施形式、实施结构和方案由说明书、附图和从属得到。
本发明提供用于制造具有在衬底内至少分段延伸的布线的半导体器件的方法，其中至少配置一种在半导体衬底内延伸的、导电的连接和至少配置一种在半导体衬底上延伸的、导电的连接。按本发明的方法包括如下步骤a)提供一种具有至少两个区域的半导体衬底，其中在第一区域内安置第一种晶体管类型的晶体管，和在第二区域内安置第二种晶体管类型的晶体管，b)在半导体衬底上淀积第一绝缘层，c)在第一区域内，在稍后的在半导体内延伸的、导电的连接与在半导体衬底上延伸的、导电的连接之间的交叉点的范围内注入第一种导电类型的掺杂物，和/或在第二区域内，在稍后的在半导体内延伸的、导电的连接与在半导体衬底上延伸的、导电的连接之间的交叉点的范围内注入第二种导电类型的掺杂物，d)在第一绝缘层上淀积一种导电层，e)利用光刻技术制造第一掩模，该掩模在第一区域内基本上只掩盖需制造的第一种晶体管类型的晶体管的栅极线以及必要时掩盖在半导体衬底上延伸的、导电的连接，和几乎完全掩盖第二区域，f)对应于此第一掩模将导电层转变为第二绝缘层或去除，和在半导体衬底中至少注入第一导电类型的掺杂物，g)利用光刻技术制造第二掩模，该掩模在第二区域内基本上只掩盖需制造的第二种晶体管类型的晶体管的栅极线以及必要时掩盖在半导体衬底上延伸的、导电的连接，和几乎完全掩盖第一区域，h)对应于此第二掩模将导电层转变为第二绝缘层或去除，和在半导体衬底中至少注入第二导电类型的掺杂物，使得通过在交叉点的范围内和利用第一或第二掩模注入的掺杂物制造在半导体衬底内延伸的、导电的连接。
这些工艺步骤不一定必须按所给出的顺序实施，尤其工艺步骤b)和c)也可以交换其顺序。用这样制造的，按本发明的半导体器件可以实现在栅极平面下侧的低欧姆下部导线，由此将明显地增加后来的电路分析的困难。因此，本发明的半导体器件使得对防止外来操作的高度安全性是重要的那些应用成为可能。
此外本发明的方法还具有的优点是，为了制造至少两种类型晶体管，例如PMOS和NMOS晶体管，以及为了制造在衬底内延伸的布线，本发明方法只需要三个光刻平面，而常规制造方法通常需要6个或更多的光刻平面。在本发明方法中，借助光刻技术制造的掩模，在有关的区域内既可以用于栅极线的或在衬底上延伸的连接的结构化，也可以用于注入掺杂物，以便制造源/漏区或在衬底内延伸的连接。通过省掉三个光刻平面将使工艺流程进一步明显简化和加速，从而使得可以廉价制造。因此这样的集成电路同样也可以应用在低制造成本是特别重要的情况。
在本发明的方法中，如果在第一和第二区域之间提供一个(或多个)没有被两个掩模掩盖的区域是特别有利的。以这种方式保证，在导电层面内只有实际提供的连接在第一和第二区域之间建立导电连接。
此外，如果在导电层上淀积一个保护层，尤其是一个氧化物-氮化物-氧化物层是有利的，该保护层在淀积掩模后将依据该掩模被去除。
同样，如果导电层是多晶硅层，则是有利的。
根据本发明的一种实施结构，通过氧化将多晶硅层转化为第二绝缘层。在此，如果通过将多晶硅层的一部分去除，而将留下的部分通过氧化转换为硅氧化物层的方式将多晶硅层转化为第二绝缘层，尤其有利。
此外，如果通过注入和紧接着热处理将掺杂物注入半导体衬底内是有利的。在此尤其可以将在氧化多晶硅时出现的增高的工艺温度用于掺杂物的向内移动。
此外，如果第一和第二区域分别具有提供用于衬底接触的小区，在第二区域内提供用于衬底接触的小区上的第一掩模具有开孔和在第一区域内的提供用于衬底接触的小区是被掩盖的，和如果在第一区域内提供用于衬底接触的小区上的第二掩模具有开孔和在第二区域内的提供用于衬底接触的小区是被掩盖的，则是有利的。
此外如果在应该安排需制造晶体管的预先规定的区域内提供限制晶体管的隔离区域，尤其是Locos隔离区或浅槽隔离区是有利的。
下面借助附图进一步说明本发明。这些附图是
图1至图5示出本发明方法的通过不同工艺步骤的示意截面，和图6和图7示出在图4的截面内示出的结构上的各一俯视图。
图1示出准备好作为本发明方法起始点的半导体衬底1。在p型导电的半导体衬底1内设置一个n型导电槽2。n型槽2的伸展区因此确定区域3之一的界限，该伸展区稍后进行p型扩散作为导电连接。此外在半导体衬底1内设置一个p型导电槽4。p型导电槽4的伸展区因此同样确定区域5之一的界限，该伸展区稍后进行n型扩散作为导电连接。
此外配置使各个连接侧向相互隔离的Locos隔离区6。为了改善绝缘，在此在Locos隔离区下面还可以有场注入区7。
在这个如此预先结构化的半导体衬底1上，在半导体衬底1的Locos隔离区之间制备氧化物层8作为绝缘层。这个氧化物层8在后面在半导体衬底1的其他区域内用作还需要制造的晶体管的栅极氧化物(未示出)。在图1中示出了由此得到的结构。
现在借助光刻技术在半导体衬底1的n型导电的槽2内注入硼原子33(注入能量为20keV，注入剂量为2×1014cm-2)。同时硼原子被注入到区域23内，该区域稍后形成在半导体衬底内延伸的、导电的连接24和在半导体衬底上延伸的、导电的连接14之间的交叉点(参阅图6)。
借助另一个光刻技术在半导体衬底1的p型导电的槽4内注入磷原子35(注入能量为20keV，注入剂量为2×1014cm-2)。同时磷原子被注入到区域25内，该区域稍后形成在半导体衬底内延伸的、导电的连接24和在半导体衬底上延伸的、导电的连接18之间的交叉点(参阅图6)。由此得到的结果在图2中示出。
紧接着，通过CVD淀积，在氧化物层8和Locos隔离区6上制备用作导电层的多晶硅层10。同时多晶硅层10具有例如厚度150nm和n+掺杂浓度2.0×1020cm-3。该掺杂可以通过淀积期间在原位、通过事后的注入或通过一种所谓的POCL覆盖来实现。随后在多晶硅层10上淀积氧化物-氮化物层，其中随后由此氧化物-氮化物层通过氧化形成用作保护层的氧化物-氮化物-氧化物层11。
现在借助光刻技术在氧化物-氮化物-氧化物层11上制备第一掩模12。在此该第一掩模12在n型槽2上主要只掩盖连接14，而p型槽4几乎全部被掩盖。
在两个槽2和4之间在区域19上(参阅图4)掩模稍向回缩，使得这个区域露出。
对应于此第一掩模12，氧化物-氮化物-氧化物层11的暴露部分通过刻蚀被去除。此外对应于此第一掩模12去除多晶硅层10的暴露部分直到预定的厚度。并且最后对应于此第一掩模12向半导体衬底1内和Locos隔离区6内注入硼原子15(注入能量为20keV，注入剂量为2×1015cm-2)。因为在Locos隔离区6内注入的硼原子在进一步的工艺中不起作用，所以在图3中只示出了在半导体衬底1中注入的硼原子。
在此掩模12已经可以在保护层11结构化之后或导电层10结构化之后被去除，然而保留掩模12直到掺杂物注入结束是有利的。以这种方式可以使用比较薄的导电层，该薄层在衬底表面上只引入小的拓扑差别。
如果硼注入结束后，第一掩模12被去除，并且借助另一光刻技术制备第二掩模17。在此第二掩模17在p型槽4上只掩盖连接18，而n型槽2几乎完全被覆盖。
在两个槽2和4之间的区域19上(参阅图4)掩模17稍向回缩使得这个区域也露出。
对应于此第二掩模17，将现在还存在的氧化物-氮化物-氧化物层11暴露的部分通过刻蚀去除。此外对应于此第二掩模17，将还存在的多晶硅层10暴露的部分去除直到预定的厚度。此外这导致在第一和第二区域之间的区域19内，即未曾被两个掩模所覆盖的范围内的多晶硅层10全部去除。
最后对应于此第二掩模17向半导体衬底1和Locos隔离区6注入磷和/或砷原子20(磷注入能量130keV，注入剂量1×1014cm-2；砷注入能量150keV，注入剂量2×1015cm-2)。因为在Locos隔离区6内注入的掺杂物原子在进一步的工艺中不起作用，所以在图4中只示出了在半导体衬底1中注入的掺杂原子。
如果结束了磷/砷注入，则去除第二掩模17和并对还剩余的未受保护摸11保护的多晶硅10进行氧化，使得氧化层22形成为第二绝缘层。用氧化物-氮化物-氧化物11掩盖的连接14，18在此不被氧化。多晶硅层10的氧化例如在潮湿气氛中在温度约950℃下进行80分钟。此提高的温度同时用于使掺杂物硼或磷/砷向半导体衬底内移动，以便形成在半导体衬底内延伸的导电的连接。
掺杂物的浓度在此是如此选择的，使得在半导体衬底内延伸的，导电的连接在交叉点32，34的范围内有足够的导电率。这点防止在交叉点32，34形成晶体管。由此得到的结果在图5中示出。
根据本发明方法的另一种实施结构，在刻蚀期间多晶硅层10不只去除到预定的厚度，而是全部去除。这点导致的结果是，不再必需长时间的氧化工艺步骤来转化剩余的多晶硅。在这种情况下只进行较短时间的热处理，以便掺杂物向半导体衬底内移动(950℃，约20分钟)。
图6示出在图5中以截面示出结构的俯视图。图5中示出的结构是由一个沿着图6中的线AA’的剖面和随后的向上展开得到的。
人们辨认出，栅极线14和18展示出在半导体衬底1上延伸的，导电的连接，例如该连接将两个晶体管(未示出)的栅电极相互连接。相反在稍后的工艺步骤中通过接触孔在位置30处接触的扩散区24展示出在半导体衬底1内延伸的，导电的连接。
如果现在有人试图对这样制造的集成电路进行分析，那么对他来说在图6的俯视图中示出的布线就好象是CMOS技术中的两种晶体管的装置。只有通过范围23和25内的浓度可得出差别。然而这种掺杂浓度只能花高昂的费用测定。因此也明显地给事后对集成电路做手脚增加了难度。
图7同样以俯视图示出按本发明的装置，在此装置上扩散区24位于一条线上。在这里与图6相反，线AA’是展开的。相比之下栅极线14、18相互形成角度。
随后进行另一个绝缘层，例如BPSG的淀积和另一导电层，例如铝的淀积。以便形成第一金属化平面。根据需制造电路的复杂性，可以制造另一些绝缘层和另一些导电层。然而对于简单电路，一般一个金属化平面已经足够，所以这时可以淀积一个钝化层。
权利要求
1.制造具有至少在衬底内分段地延伸的布线的半导体器件的方法，其中至少配置一种在半导体衬底内延伸的、导电的连接(24)和至少配置一种在半导体衬底(1)上延伸的、导电的连接(14，18)，并且此方法是与制造至少两种类型的晶体管的方法相适配的，具有下列步骤a)提供一种具有至少两个区域(3，5)的半导体衬底(1)，其中在第一区域(3)内安置第一种晶体管类型的晶体管，和在第二区域(5)内安置第二种晶体管类型的晶体管，b)在半导体衬底(1)上淀积第一绝缘层(8)，c)在第一区域(3)内，在稍后的在半导体内延伸的、导电的连接(24)与在半导体衬底(1)上延伸的、导电的连接(14)之间的交叉点的范围内注入第一种导电类型的掺杂物，和/或在第二区域(5)内，在稍后的在半导体内延伸的、导电的连接(24)与在半导体衬底(1)上延伸的、导电的连接(18)之间的交叉点的范围内注入第二种导电类型的掺杂物，d)在第一绝缘层(8)上淀积一种导电层(10)，e)利用光刻技术淀积第一掩模(12)，该掩模在第一区域(3)内基本上只掩盖需制造的第一种晶体管类型的晶体管的栅极线(Gatebahn)以及必要时掩盖在半导体衬底(1)上延伸的、导电的连接(14)，和几乎完全掩盖第二区域(5)，f)对应于此第一掩模(12)将导电层(10)转变为第二绝缘层(22)或去除，和在半导体衬底(1)中至少注入第一导电类型的掺杂物(15)，g)利用光刻技术淀积第二掩模(17)，该掩模在第二区域(5)内基本上只掩盖需制造的第二种晶体管类型的晶体管的栅极线以及必要时掩盖在半导体衬底(1)上延伸的、导电的连接(18)，和几乎完全掩盖第一区域(3)，h)对应于此第二掩模(17)将导电层(10)转变为第二绝缘层(22)或去除，和在半导体衬底(1)中至少注入第二导电类型的掺杂物(20)，使得通过在交叉点的范围内和利用第一或第二掩模注入的掺杂物制造在半导体衬底内延伸的、导电的连接(24)。
2.根据权利要求1的方法，其特征为，在第一和第二区域(3，5)之间配置一个区域(19)，该区域不被两个掩模(12，17)掩盖。
3.根据权利要求1或2之一的方法，其特征为，在导电层(10)上淀积保护层(11)，该保护层在淀积掩模(12，17)之后，对应于该掩模(12，17)被去除。
4.根据权利要求3的方法，其特征为，保护层(11)是一种氧化物-氮化物-氧化物层。
5.根据权利要求1至4之一的方法，其特征为，导电层(10)是一种多晶硅层。
6.根据权利要求5的方法，其特征为，多晶硅层(10)通过氧化转化为第二绝缘层(22)。
7.根据权利要求5的方法，其特征为，多晶硅层(10)被转化为第二绝缘层(22)，其办法是多晶硅层(10)的一部分被去除，和剩余部分通过氧化转化为氧化硅层(22)。
8.根据权利要求1至7之一的方法，其特征为，掺杂物(15，20)通过注入及随后的热处理引入半导体衬底(1)中。
9.根据权利要求5的方法，其特征为，掺杂物(15，20)通过在多晶硅氧化时提高的温度向半导体衬底(1)内移动。
10.根据权利要求1至9之一的方法，其特征为，第一和第二区域(3，5)各具有为衬底接触配置的区域(32，34)，第一掩模(12)在第二区域(5)的为衬底接触配置的区域(32)上具有开孔和掩盖在第一区域(3)内为衬底接触配置的区域(34)，和第二掩模(17)在第一区域(3)的为衬底接触配置的区域(34)上具有开孔和掩盖在第二区域(5)内为衬底接触配置的区域(32)。
11.根据权利要求1至10之一的方法，其特征为，在预定区域(3，5)内，在其中应该安置需制造的晶体管，配置限制晶体管的隔离区(6)，尤其限制晶体管的Locos隔离区或浅槽隔离区。
12.在衬底内具有至少分段地延伸的布线的半导体器件其特征为，该器件通过权利要求1至11之一的方法是可获得的。
全文摘要
本发明提供用于制造至少分段地在衬底内延伸的布线的方法,其中至少配置一种在半导体衬底内延伸的、导电的连接和至少配置一种在半导体衬底上延伸的、导电的连接。按本发明制造的半导体器件使防止极端操作的高度安全性是重要的应用成为可能。
文档编号H01L23/52GK1337067SQ99813199
公开日2002年2月20日 申请日期1999年11月11日 优先权日1998年11月11日
发明者H·布劳恩, R·卡科施克, R·斯托坎, G·普拉萨, A·库克斯 申请人:因芬尼昂技术股份公司