阵列基板单元结构、阵列基板、显示装置以及制作方法
【技术领域】
[0001] 本发明涉及半导体制作领域，尤其涉及一种阵列基板单元结构及其制作方法。
【背景技术】
[0002] 目前的显示技术朝着高分辨率、高PPI (每英寸像素）不断的发展，如手机的分辨 率已经达到1080P的水准（1080X1920)，而电视的分辨率更是达到4k(4096X2160)的级 另IJ，伴随着分辨率的不断提高，需要不断提高薄膜晶体管（Thin Film Transistor，TFT)器 件的驱动能力，影响薄膜晶体管器件驱动能力的因素之一是存储电容的大小。
[0003] 图1为现有技术中的一种阵列基板单元结构的制作流程示意图，该阵列基板单元 结构包括薄膜晶体管与存储电容，如图1所示，在同一基板上制作薄膜晶体管和存储电容 的步骤包括：顺序在基板110上沉积并形成缓冲层109与多晶硅层；首先通过对该多晶硅 层部分区域进行轻度离子掺杂形成薄膜晶体管的沟道区1011 ;然后，在多晶硅层上的沟道 区1011覆盖掩膜1015,对多晶硅层上的有源区1014的对应区域、存储电容制作区进行重度 离子掺杂，形成薄膜晶体管的有源区1014和存储电容的第一存储电极106 ;接着，在多晶硅 层上形成栅极绝缘层102 ;在栅极绝缘层102上形成栅极103和第二存储电极107 ;其中，上 述步骤中，利用等离子体进行重度离子掺杂形成薄膜晶体管的有源区1014和存储电容的 第一存储电极106的过程中，高能等离子体会对沟道区1011造成污染，从而影响器件性能； 同时，由于存储电容的第一存储电极106与第二存储电极107之间的栅极绝缘层102的膜 厚较厚，导致该存储电容的存储能力较弱。
[0004]综上，现有技术中存在着薄膜晶体管的沟道区容易被污染及存储电容存储能力较 小的问题。
【发明内容】
[0005]本发明实施例提供一种阵列基板单元结构及其制作方法、阵列基板、显示装置，用 来解决现有技术中存在的薄膜晶体管的沟道区容易受到污染及存储电容存储能力较小的 技术问题。
[0006]为了实现上述目的，本发明实施例提供了一种阵列基板单元结构，包括薄膜晶体 管和存储电容，所述薄膜晶体管至少包括：基板上依次形成的第一多晶硅层、栅极绝缘层的 第一部分、栅极，以及源极和漏极，所述第一多晶硅层上包括沟道区、源极区和漏极区，所述 源极和漏极分别与所述源极区和漏极区连接；所述存储电容至少包括：所述基板上依次形 成的第一存储电极，栅极绝缘层的第二部分，以及位于所述栅极绝缘层第二部分上的第二 存储电极，所述第一存储电极与所述第一多晶硅层同层设置；其中，所述栅极绝缘层的第一 部分包括一凸起部分，所述凸起部分与所述沟道区对应，且所述栅极位于所述凸起部分上； 所述栅极绝缘层的第二部分为覆盖在所述第一存储电极上的栅极绝缘层的非凸起部分。
[0007]本发明实施例还提供了一种阵列基板单元结构的制作方法，包括：在基板上至少 形成一层多晶硅层，对所述多晶硅层进行刻蚀，形成第一多晶硅层和第二多晶硅层，在所述 第一多晶硅层上还形成有沟道区和有源区；在所述第一多晶硅层和所述第二多晶硅层上形 成具有一凸起部分的栅极绝缘层，其中，所述栅极绝缘层的凸起部分与所述沟道区对应；在 对第一多晶硅层的有源区和第二多晶硅层进行离子掺杂处理之前，先在第一多晶硅层和第 二多晶硅层上生长栅极绝缘层，能够避免薄膜晶体管的沟道区受到污染。对所述第一多晶 硅层的有源区和所述第二多晶硅层进行离子掺杂处理，以在第一多晶硅层的有源区形成源 极区和漏极区，在所述栅极绝缘层的凸起部分上形成栅极；第二多晶硅层进行离子掺杂处 理后可作为存储电容的第一存储电极。在与所述第二多晶硅层对应的所述栅极绝缘层上形 成第二存储电极；因薄膜晶体管的栅极位于栅极绝缘层的凸起部分，存储电极位于与所述 第二多晶硅层对应的所述栅极绝缘层上，即栅极绝缘层的非凸起部分，因此，存储电容的第 二存储电极与薄膜晶体管的栅极之间具有高度差，使得制备出的存储电容的电极之间的距 离差较小，可以增大存储电容的存储能力。
[0008] 在所述第一多晶硅层的源极区和漏极区上制作源极和漏极。
[0009] 本发明实施例还提供了一种阵列基板，包括由上述阵列基板单元结构组成的阵 列。
[0010] 本发明实施例还提供了一种显示装置，包括上述的阵列基板。
[0011] 上述实施例中阵列基板单元结构，包括薄膜晶体管和存储电容，所述薄膜晶体管 至少包括：基板上依次形成的第一多晶硅层、栅极绝缘层的第一部分、栅极，以及源极和漏 极，所述第一多晶硅层上包括沟道区、源极区和漏极区，所述源极和漏极分别与所述源极区 和漏极区连接；所述存储电容至少包括：所述基板上依次形成的第一存储电极，栅极绝缘 层的第二部分，以及位于所述栅极绝缘层的第二部分上的第二存储电极，所述第一存储电 极与所述第一多晶硅层同层设置；其中，所述栅极绝缘层的第一部分包括一凸起部分，所述 凸起部分与所述沟道区对应，且所述栅极位于所述凸起部分上；所述栅极绝缘层的第二部 分为覆盖在所述第一存储电极上的栅极绝缘层的非凸起部分，可以在没有额外增加掩膜成 本的基础上实现既不污染沟道区，又能增加存储电容的目的。
【附图说明】
[0012] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本 领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其 他的附图。
[0013] 图1为现有技术中的一种阵列基板单元结构的制作流程示意图；
[0014] 图2本发明实施例中提供的一种阵列基板单元结构的结构示意图；
[0015] 图3为本发明实施例中提供的一种阵列基板单元结构的制作方法的流程示意图；
[0016] 图4a至图4e为本发明实施例中提供的另一种阵列基板单元结构的制作方法的流 程不意图。
【具体实施方式】
[0017] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进 一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施 例。基于本发明实施例的设计构思，本领域普通技术人员在没有做出创造性劳动前提下通 过等同替换等方式所获得的所有其它实施例也应落入本发明的保护范围之内。
[0018] 本发明实施例提供了一种阵列基板单元结构，图2示出了所述阵列基板单元结构 的截面图，如图2所示，该阵列基板单元结构包括薄膜晶体管和存储电容，所述薄膜晶体管 至少包括：基板110上依次形成的第一多晶硅层101、栅极绝缘层102的第一部分1021、栅 极103,以及源极104和漏极105,所述第一多晶硅层101包括沟道区1011、源极区1012和 漏极区1013,所述源极104和漏极105分别与所述源极区1012和漏极区1013连接，栅极绝 缘层102的第一部分1021位于第一多晶硅层101的沟道区1011的上面；
[0019] 所述存储电容至少包括：所述基板110上依次形成的作为所述存储电容的第一 存储电极的第二多晶硅层106,栅极绝缘层102的位于第二多晶硅层106上面的第二部分 1022,以及位于所述栅极绝缘层102的第二部分1022上的第二存储电极107,所述第二多晶 娃层106与所述第一多晶娃层101同层设置；
[0020] 其中，所述栅极绝缘层102的第一部分1021包括一栅极绝缘层102的凸起部分 1021a，所述凸起部分1021a与所述沟道区1011对应，且所述栅极103位于所述凸起部分 1021a上；栅极绝缘层102除具有凸起部分1021a的第一部分1021的之外的部分为非凸起 部分，所述栅极绝缘层102的第二部分1022为覆盖在所述第二多晶硅层106上的栅极绝缘 层102的非凸起部分，即第二部分1022与第一部分1021之间具有一定的高度差，该高度差 等于凸起部分1021a的高度。
[0021] 进一步的，图2所示的阵列基板单元结构还包括位于所述基板110上的缓冲层 109,所述缓冲层109用于承载所述第一多晶硅层101和所述第二多晶硅层106,用于保护第 一多晶硅层101和所述第二多晶硅层106、尤其是第一多晶硅层101上的沟道区1011免受 基板110上的杂质粒子的影响。所述缓冲层109由氮化硅层和/或氧化硅层组成。所述缓 冲层109可以是氮化硅层，可以是氧化硅层，也可以是氮化硅层和氧化硅层的结合。
[0022] 进一步的，图2所示的阵列基板单元结构中所述源极104、漏极105和所述栅极 103之间还设有第二绝缘层108。所述第二绝缘层108用于隔离所述栅极103和所述源极 104、漏极 105。
[0023] 进一步的，现有技术中的栅极绝缘层102是在第一多晶硅层101的源极区1012、漏 极区1013以及第二多晶硅层106进行重度离子掺杂之后形成的，与此不同的是，在本发明 实施例的上述阵列基板单元结构中，栅极绝缘层102是对第一多晶硅层101的源极区1012、 漏极区1013以及作为第一存储电极的第二多晶硅层106进行重度离子掺杂之前制作而成