出的氮化硅，暴露出鳍片200。
[0056]接下来，在沟道上方形成伪栅叠层500，并形成源漏区。所述伪栅叠层500可以是单层的，也可以是多层的。伪栅叠层500可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和/或二者的组合。
[0057]接下来，在栅极堆叠500的侧壁上形成侧墙505，用于将栅极隔开。侧墙505可以由氮化硅形成。侧墙505可以具有多层结构。侧墙505可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmjP 30nm、50nm或80nm。
[0058]接下来，淀积层间介质层450，并并行平坦化，露出伪栅叠层500，如图1所示。具体的，层间介质层450可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层450的材料可以采用包括S12、碳掺杂Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层105的厚度范围可以是40nm-150nm,如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层450齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
[0059]接下来，去除伪栅叠层500，露出沟道部分。具体的，伪栅叠层500可以采用湿刻和/或干刻除去，如图2所示。在一个实施例中，采用等离子体刻蚀。
[0060]接下来，采用光刻胶550作为掩膜，覆盖鳍片一侧的半导体结构，如图3所示。鳍片一侧的半导体结构被光刻胶保护，而另一侧则暴露在外部。接下来，采用选择性刻蚀，去除或减薄未被光刻胶550覆盖的一侧半导体结构中的侧墙505。具体的，可以采用湿法各向同性选择性刻蚀，去除构成侧墙505的氮化硅材料而不损伤其余的半导体材料，形成侧墙空位，如图4所示。接下来去除光刻胶550，暴露出全部的半导体结构，可以看出，被光刻胶550所保护的一侧半导体中侧墙505依然存在，该侧的伪栅空位宽度比另一侧窄，如图5所
/Jn ο
[0061]接下来，在伪栅空位中形成栅极结构600，栅极结构600包括栅介质层、功函数调节层和栅极金属层，如图6所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高 K 介质，例如 HfA10N、HfSiA10N、HfTaA10N、HfTiA10N、Hf0N、HfSi0N、HfTa0N、HfT1N, A1203、La203、ZrO2, LaAlO中的一种或其组合，栅介质层的厚度可以为Inm-1OnmJiJ如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成,其厚度范围为3nm?15nm。所述栅极金属层109可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN, MoAlN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一种或其组合。其厚度范围例如可以为10nm-40nm,如20nm或30nm。
[0062]可以看出，由于鳍片一侧的半导体结构中含有侧墙505，因此该侧的栅极叠层600的宽度要小于不具有侧墙505 —侧的的栅极叠层600的宽度，如图6所示。
[0063]接下来，对所述半导体结构进行化学机械磨平，即CMP，对所述半导体进行减薄，直至露出鳍片顶部的沟道保护层300。此时栅极叠层600已经被从中断开，在鳍片200两侧形成了两个独立的栅极叠层，即第一分立栅叠层600a和第二分立栅叠层600b。可以看出，由于第二分立栅叠层600b —侧不具有侧墙505或者具有减薄的侧墙，所以第二分立栅叠层600b宽度明显大于第一分立栅叠层600a的宽度，其作用的范围不仅包括全部沟道区域，还包括位于沟道两侧的源漏扩展区，可以很好的控制该侧沟道中的载流子分布情况，有效地配合第一分立栅叠层600a的作用，提高器件性能。
[0064]根据本发明提供的新型非对称FinFET制作方法，即在去除伪栅叠层，形成伪栅空位后，在述半导体结构鳍片的一侧覆盖光刻胶，去除未被光刻胶覆盖一侧的侧墙，使得鳍片一侧的空位宽度等于另一侧的空位宽度与两侧的侧墙厚度之和，那么在接下来形成栅极叠层时，鳍片一侧的栅极叠层厚度会大于另一侧，其范围覆盖了整个沟道以及沟道两侧的源漏扩展区，很好地控制了沟道两端的电位，可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
[0065]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0066]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【主权项】
1.一种FinFET制造方法，包括: a.提供衬底(100)； b.在所述衬底上形成鳍片(200)； c.形成位于所述鳍片(200)上方沟道保护层(300)； d.形成位于所述鳍片(200)两侧的浅沟槽隔离结构(400)； e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层(500)和侧墙(505)； f.在鳍片两端分别形成源漏区； g.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层； h.去除所述伪栅叠层(500)，形成伪栅空位，露出位于鳍片(200)中部的沟道以及沟道保护层(300)； 1.在述半导体结构鳍片的一侧覆盖光刻胶(550)； j.去除或减薄未被光刻胶(550)覆盖一侧的侧墙(505)； k.去除光刻胶，并在所述伪栅空位中填充栅极叠层(600)； 1.对所述半导体进行平坦化处理，暴露出沟道保护层(300)，形成第一分立栅叠层(600a)和第二分立栅叠层^OOb)。
2.根据权利要求1所述的制造方法，所述沟道保护层(300)的材料为二氧化硅和/或氮化硅。
3.根据权利要求1所述的制造方法，所述侧墙(505)的材料为氮化硅。
4.根据权利要求1所述的制造方法，所述侧墙(505)的厚度为7?15nm。
5.根据权利要求1所述的制造方法，去除所述侧墙(505)的方法为各向同性刻蚀干法刻蚀。
6.根据权利要求1所述的制造方法，所述第二分立栅叠层^OOb)的宽度大于位于鳍片(200)另一侧的第一分立栅叠层^60b)的宽度。
7.一种FinFET结构，包括: 衬底(100)； 位于所述衬底(100)上方的鳍片(200)； 位于所述鳍片(200)上方沟道保护层(300)； 位于所述鳍片(200)两端的源漏区； 位于所述鳍片(200)两侧的浅沟槽隔离结构(400)； 位于所述鳍片(200)两侧，覆盖所述浅沟槽隔离结构(400)的层间介质层(450)；位于所述鳍片(200) —侧的第一分立栅叠层^OOa)和位于所述鳍片(200)另一侧的第二分立栅叠层(600b)，其中所述第二分立栅叠层^OOb)的宽度大于所述第一分立栅叠层(600a)的览度。
8.根据权利要求7所述的FinFET结构，所述所述沟道保护层(300)的材料为二氧化硅和/或氮化硅。
9.根据权利要求7所述的FinFET结构，所述侧墙(505)的材料为氮化硅。
10.根据权利要求7所述的FinFET结构，所述侧墙(505)的厚度为7?15nm。
11.根据权利要求7所述的FinFET结构，在所述第一分立栅叠层(600a)与层间介质层(450)之间具有侧墙(505)，在所述第二分立栅叠层^OOb)与所述层间介质层(450)之间没有侧墙。
【专利摘要】本发明提供了一种FinFET制造方法，包括：a.提供衬底、鳍片、沟道保护层、源漏区、浅沟槽隔离结构、层间介质层、伪栅叠层和侧墙，所述沟道保护层位于鳍片顶部；b.去除所述伪栅叠层，形成伪栅空位，露出位于鳍片中部的沟道以及沟道保护层；c.在述半导体结构鳍片的一侧覆盖光刻胶；d.去除未被光刻胶覆盖一侧的侧墙；g.去除光刻胶，并在所述伪栅空位中填充栅极叠层；h.对所述半导体进行平坦化，暴露出沟道保护层，形成第一分立栅叠层和第二分立栅叠层。相比于现有技术，本发明可有效地提高独立栅电位FinFET两个栅极的控制能力，更利于提高器件各方面的性能。
【IPC分类】H01L29-06, H01L21-336, H01L29-78
【公开号】CN104576386
【申请号】CN201310479356
【发明人】尹海洲, 刘云飞
【申请人】中国科学院微电子研究所
【公开日】2015年4月29日
【申请日】2013年10月14日
【公告号】WO2015054928A1