的任何III族-N材料用于势皇层，其取决于沟道层所选择的材料，以使势皇层能够在沟道层内感应出表层电荷。在实施例中，势皇层具有比沟道层的带隙大的带隙。优选地，势皇层实质上是单晶的(例如，其对于给定成分具有临界厚度以下的厚度或者与沟道层中利用的III族-N材料晶格匹配)。在图2A中所示的示例性实施例中，势皇层220包括具有与沟道层215相同的结晶性的第二III族-N材料，以形成质界面。在沟道层215为GaN的第一示例性实施例中，顶部势皇层220是AlzGai_zN、AlwIrvwN、AlN或AlInGaN的四元合金。一个示例性顶部势皇层220具有18%的In。在实施例中，势皇层220仅具有本征杂质掺杂水平(例如，1-AlwIn1^wN)。诸如InxAlyGa1IyN之类的包括至少一种III族元素和氮的四元合金也是可能的。势皇层220还可以包括III族-氮化物的多层堆叠体。例如，在一个实施例中，势皇层220是AlwIni_wN/AlN堆叠体，并且堆叠体的AlN层与沟道层215相邻，以用作电荷感应层。在某些实施例中，势皇层220的厚度在Inm与5nm之间。
[0021]返回图1，在操作130处，在起始衬底之上沉积牺牲材料。通常，牺牲材料可以是能够以高保真度(例如，良好的侧壁平滑性和侧壁角度控制)进行图案化的任何材料。在示例性实施例中，牺牲材料是通过例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、ALD或其它常规手段沉积的诸如二氧化硅或氮化硅的电介质。在其它实施例中，牺牲材料是多晶硅或非晶硅。牺牲材料还可以包括材料的堆叠体，例如，可以在起始衬底表面上(例如，与势皇层220接触)沉积焊盘材料(例如，S12)并且在焊盘之上沉积体块材料(例如，氮化硅或多晶硅)。牺牲材料的厚度可以根据需要而变化，以确保随后被蚀刻到牺牲层中的特征的合理的高宽比(例如，〈10:1的z高度:X宽度，并且优选为小于5:1)。
[0022]在操作135处，将至少一个沟槽图案化到牺牲材料中，并且至少一个沟槽的作用在于将由牺牲材料制成的芯体与牺牲材料的外围区间隔一段良好控制的距离。如图2B中的示例性实施例所示，沿着一个维度(例如，X维度)，基于芯体230B的大小来限定晶体管栅极长度Lg，而基于将芯体230B的第一侧与外围牺牲区230A分开的沟槽235的大小来限定晶体管的源极到栅极长度Lsg。类似地，基于将芯体230B的与沟槽235相反的第二侧与外围牺牲区230C分开的沟槽236的大小来限定晶体管的漏极到栅极长度Lgd。在示例性GaN MOSHEMT实施例中，沟槽235的沿x维度的临界尺寸(⑶)低于40nm。沟槽235的沿x维度的⑶可以作为所需BV的函数而发生较大些的变化，并且在具有至少1V的BV的一个示例性GaN MOSHEMT中，沟槽235在40_50nm之间，并且对于具有至少20V的BV的另一个实施例，沟槽235在80-100nm之间。芯体230B的沿x维度的⑶也可以发生变化，并且示例性实施例在20nm与10nm之间。
[0023]注意，沟槽235、236可以是在图2B的平面之外的区中结合在一起的单个沟槽(例如，形成完全包围芯体230B的深沟)，或者沟槽235、236可以是同一掩模的以芯体230B为中间线来限定开口或间隔的单独的多边形。在实施例中，沟槽235、236清除了牺牲材料并且暴露下层半导体(例如，势皇层220)。还要进一步注意，操作135仅需要单个光刻掩模操作，紧跟着是对已知的牺牲材料的任何适当的各向异性蚀刻。
[0024]返回图1，方法101进行到操作140，在该操作中，电介质衬垫共形沉积到沟槽中并且在牺牲芯体之上。图2C中描绘了针对图2C中所示的示例性实施例的电介质衬垫240。通常，电介质衬垫要用作自对准结构和/或横向蚀刻停止部，并且要具有相对于牺牲材料提供良好的蚀刻选择性的成分(即，能够在比电介质衬垫高的蚀刻速率下对牺牲材料进行蚀刻)。电介质衬垫还有利地是高度共形层并且相对较薄。在一个有利的实施例中，利用原子层沉积(ALD)工艺来沉积电介质衬垫。在某些这种实施例中，电介质衬垫240是包括金属氧化物的高k电介质，所述金属氧化物例如但不限于Hf02、HfSi0x、Zr02、ZrSi0x、Al203和AlS1x。尽管电介质衬垫240的厚度可以变化，但是在示例性ALD实施例中，厚度在2_3nm之间。
[0025]继续参考图1，方法101进行到操作150，其中，在电介质衬垫之上沉积填充电介质。通常，填充电介质将填充沟槽，以准备进行随后的光刻(非临界)操作。填充电介质优选为对牺牲材料的蚀刻剂具有抵抗性的材料。如图2D中所示，取决于操作150处采用的材料和技术，填充电介质材料250可以具有平面化的顶表面252或带有钥匙孔(key-holed)的有尖头的表面251。可以采用任何已知的沉积技术，例如但不限于CVD、PECVD和可流动的氧化物来形成填充电介质材料250。在牺牲材料230A、B、C为二氧化硅的一个有利的实施例中，填充电介质材料250为氮化硅，其向氧化物蚀刻剂提供良好的选择性。在牺牲材料230A、B、C为氮化硅或硅(多晶或非晶)的另一个有利的实施例中，填充电介质材料250为二氧化硅，其向硅和氮化硅蚀刻剂提供良好的选择性。在其它有利的实施例中，填充电介质材料250是常规的低k (低于3)或超低k (低于2)材料。填充电介质材料250的厚度取决于沟槽235、236的深度以及平面化和/或间隙填充能力。在示例性实施例中，该厚度比电介质衬垫240的厚度大一个或两个数量级。
[0026]返回图1，方法101继续进行操作155，在该操作中，通过蚀刻穿过膜以暴露设置在沟槽外部的外围区中的下部的牺牲材料来使体块电介质和电介质衬垫图案化，该沟槽在操作135处形成于牺牲材料中。通常，可以采用任何常规光刻图案化工艺来在不会被去除的填充电介质的部分之上形成保护掩模层。由于下层地形和材料将用来以自对准方式控制尺寸设定，因而操作155处的掩模为非临界的，并且在图2E中描绘了所蚀刻的特征相对于理想特征边缘254的明显失配，以强调这一点。如图2E中所示，通过操作155处的各向异性蚀刻255来暴露外围牺牲区230A和230C和/或使其凹陷。可以利用本领域已知的任何干法等离子体蚀刻来在特定体块电介质和电介质衬垫材料的蚀刻中提供合理的图案保真度。
[0027]继续进行方法101，操作158需要以暴露但不去除电介质衬垫的方式来去除暴露的牺牲材料，以暴露需要量的下层沟道半导体。在有利的实施例中，采用各向同性蚀刻来蚀刻穿过暴露的牺牲材料并且至少在电介质衬垫上停止蚀刻，并且还有利地在填充电介质上停止蚀刻。参考图2F，在示例性实施例中，采用对电介质衬垫240和填充电介质材料250二者有选择性的湿法蚀刻和/或各向同性等离子体蚀刻工艺来对外围牺牲材料230A、230C进行横向和垂直蚀刻，并且暴露下层势皇层220以使其与由用作横向蚀刻停止部的电介质侧壁衬垫240A、240B所限定的沟槽235、236的外侧壁自对准。然后操作158继续对势皇层220的暴露的表面221进行各向异性蚀刻，以暴露沟道层215的表面，并且仍然相对于与沟槽235、236的外侧壁对准的电介质衬垫侧壁240A、240B来精确控制所蚀刻的势皇层特征边缘。
[0028]在操作158的某些实施例中，如图2F中进一步所示的，使沟道层215的顶表面凹陷，以去除沟道层215的顶部厚度。沟道层表面的这种凹陷可以有利地在随后形成的重掺杂的源极和漏极半导体与表层电荷所在的沟道层215的区之间提供较低的电阻。在某些实施例中，使沟道层215的表面从势皇层220的界面凹陷2到20nm之间的深度。如图2F的放大图插图中进一步所示的，可以例如利用湿法化学蚀刻剂来对沟道层215进行各向同性蚀刻和/或晶体学蚀刻，以对表层电荷区(例如，2DEG 217所在的沟道层215的顶部的2-3nm)进行底切，并且最大底切小于10nm，并且更具体地在势皇层220包括与GaN沟道层接触的AlN层的某些GaN沟道层实施例中，最大底切小于5nm。如图所示，沟道层215的底切在势皇层220的界面处接近零(例如，作为界面处的轻微混合的结果)并且在距离势皇层界面3-5nm的深度处达到最大，以使对底切进行回填的高掺杂的源极区/漏极区能够更好地耦合到沟道层215内的2D电子气并且提供比其它情况下可能实现的电阻相对低的电阻。
[0029]继续参考图1，在操作160处沉积或外延生长高掺杂的源极半导体区和漏极半导体区。在图2G中所示的示例性实施例中，源极/漏极半导体区260具有相对于沟槽侧壁，并且更具体地相对于设置在外部沟槽侧壁上的电介质侧壁衬垫240A、240B而精确设置的内部边缘。通常，源极/漏极半导体区260可以包括本领域已知的任何半导体材料，从而为沟道层215提供良好的源极/漏极功能。对于GaN沟道层，可以将诸如GaN、InGaN或InN中的一个或多个的η型掺杂的II1-N材料用于源极/漏极半导体区260。在沟道层215为GaN的一个示例性实施例中，源极/漏极半导体区260包括具有最少lel9cm_3到最高2e20cm _3的η型掺杂水平的InGaN。
[0030]进一步参考图1，在操作170处，再次对填充电介质层和电介质衬垫进行蚀刻，这次是为了暴露牺牲芯体230B。可以采用任何常规技术，例如但不限于图案化蚀刻和/或均厚回蚀刻、和/或抛光。在图2H中所示的示例性实施例中，光刻掩模被图案化，以具有设置于牺牲芯体230B之上的开口区。同样，这种掩模可以被图案化为非临界层，其具有依赖于下层地形和不同的材料成分的放宽的⑶和叠覆容差(overlay tolerance) ο在操作170处执行定时的各向异性蚀刻，例如实质上类似于操作155处执行的蚀刻，以蚀刻出凹陷270，其具有暴露出牺牲芯体230的表面的底部。
[0031]在操作190处，利用栅极堆叠体来替换暴露的牺牲芯体。在图21中所示的示例性实施例中，例如利用实质上与操作158处所采用的蚀刻工艺相同的蚀刻工艺来执行对牺牲芯体230Β的干法和/或湿法各向同性蚀刻。例如湿法蚀刻剂的蚀刻剂对半导体势皇层220和电介质衬垫240两者都具有高选择性，以使沿沟槽235、236的内部侧壁设置的电介质侧壁衬垫240C、240D用作沿X维度限定沟槽280的长度(例如，Lg)的横向蚀刻停止部。在其它实施例中，