Otp器件及制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种一次可编程(one-timeprogrammable memory, OTP)器件；本发明还涉及一种OTP器件的制造方法。
【背景技术】
[0002]OTP器件是常见的一种非挥发性存储器(NVM)，在有限密度有限性能的嵌入式NVM方面有较多的应用，传统的电可擦可编程只读存储器(EEPROM )、SONOS、嵌入式闪存(E-Flash) NVM成本昂贵。OTP器件与CMOS相容的嵌入式NVM技术是当前工业界的成功解决方案，并在诸如模拟技术微调应用中的位元级一直到数据或代码储存的千位元等级取得越来越广泛的应用。
[0003]OTP存储单元的结构设计种类很多。具有代表性的主要有2类:
[0004]如图1A所述，是现有第一种OTP器件的元器件示意图；图1B是图1所对应的版图示意图；现有第一种OTP器件的单元结构由一个晶体管2外加一个浮栅电容I实现OTP的基本编程以及电荷存储的功能。图1B中的虚线BB’的一侧对应于浮栅电容1、另一侧对应于晶体管2，晶体管2的多晶硅栅和浮栅电容I的顶部电极共用同一层多晶硅层3，晶体管2的源漏区和沟道区所对应的有源区4和浮栅电容I的底部电极所对应的有源区4通过场氧隔离，接触孔5用于引出器件的电极，如晶体管2的源漏极和栅极，浮栅电容I的下电极。现有第一种OTP器件的结构也能参考公开号CN1627525和CN1627526的中国专利申请。现有第一种OTP器件由于浮栅耦合电容的存在，存储单元面积过大，不利于千位元等级的高密度的应用。
[0005]如图2所示，是现有第二种OTP器件的结构示意图；现有第二种OTP器件的结构可以参考公开号为US20060018161，US20040109364的美国专利申请。现有第二种OTP器件的单元结构为由两个PMOS管6和7串联形成的一次性可编程器件单体结构。其中第一个PMOS管6作为选通晶体管；第二个PMOS管7作为该器件的存储单元，其栅极浮空。和现有第一种OTP器件比较，现有第二种OTP器件在存储器面积上有很大的缩小；但是由于利用浮栅作为电子的存储器，在数据存储能力上势必对于栅氧化膜厚度有一定的要求，作为NVM的数据存储要求栅氧化膜厚度理论值在60A以上，这一厚度要大于标准CMOS工艺中所采用的栅氧化膜的厚度，如此，就限定了 OTP作为标准CMOS工艺的嵌入的使用。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种OTP器件，能减少器件面积从而提高器件的集成度，能够提高与CMOS工艺的兼容性。为此，本发明还提供一种OTP器件的制造方法。
[0007]为解决上述技术问题，本发明提供的OTP器件的单元结构包括:M0S晶体管和双极型晶体管。
[0008]所述MOS晶体管的沟道载流子类型为第一导电类型；在硅衬底上形成有第二导电类型阱，所述MOS晶体管形成于所述第二导电类型阱上；当所述第一导电类型为N型时，第二导电类型为P型，所述MOS晶体管为NMOS晶体管，所述双极型晶体管为PNP三极管；当所述第一导电类型为P型时，所述第二导电类型为N型，所述MOS晶体管为PMOS晶体管，所述双极型晶体管为NPN三极管。
[0009]所述MOS晶体管包括源区、漏区和栅极结构，所述栅极结构包括依次形成于所述第二导电类型阱表面的栅介质层、多晶硅栅和栅极硬掩膜层，所述源区和所述漏区位于所述栅极结构两侧并和所述栅极结构自对准，被所述栅极结构所覆盖的所述第二导电类型阱表面用于形成沟道。
[0010]所述源区和所述漏区都为第一导电类型重掺杂，所述源区的宽度大于所述漏区的宽度，在所述源区中形成2个第二导电类型掺杂区，2个所述第二导电类型掺杂区都和所述栅极结构的侧面相隔一段距离，且2个所述第二导电类型掺杂区之间也相隔一段距离，由所述源区和2个所述第二导电类型掺杂区组成所述双极型晶体管，且所述双极型晶体管的发射区由2个所述第二导电类型掺杂区中的一个组成、集电区由2个所述第二导电类型掺杂区中的另一个组成，所述源区组成所述双极型晶体管的基区。
[0011]所述OTP器件的单元结构在编程条件下，所述双极型晶体管能产生热击穿并使所述集电区和所述源区之间转变为互相导通的电阻结构，所述集电区和所述源区之间为电阻结构的所述单元结构所储存的信息为I;未发生热击穿的所述双极型晶体管的所述集电区和所述源区之间保持为PN结二极管结构，所述集电区和所述源区之间为PN结二极管结构的所述单元结构所储存的信息为O。
[0012]当所述第一导电类型为N型时，所述编程条件为:所述双极型晶体管的所述发射区接地、所述源区悬浮和所述集电区接负向电流脉冲。
[0013]当所述第一导电类型为P型时，所述编程条件为:所述双极型晶体管的所述发射区接地、所述源区悬浮和所述集电区接正向电流脉冲。
[0014]进一步的改进是，2个所述第二导电类型掺杂区的掺杂浓度小于所述源区的掺杂浓度。
[0015]进一步的改进是，所述OTP器件的阵列结构包括位线、字线和选择线，所述漏区通过接触孔和所述选择线相连接，所述多晶硅栅通过接触孔和所述字线相连接，所述集电区通过接触孔和所述位线相连接，所述发射区通过接触孔弓I出发射极。
[0016]进一步的改进是，所述负向电流脉冲为40纳秒?150纳秒的负向电流脉冲信号，所述正向电流脉冲为40纳秒?150纳秒的正向电流脉冲信号。
[0017]进一步的改进是，所述OTP器件的单元结构在读取条件下:对于所储存的信息为I所述单元结构有:所述集电区的电位传导到所述源区，所述MOS晶体管的所述源区和所述漏区导通从而实现信息I的读取；对于所储存的信息为O所述单元结构有:所述集电区和所述源区之间断开，所述MOS晶体管的所述源区和所述漏区也断开从而实现信息O的读取。当所述第一导电类型为N型时，所述读取条件为:所述漏区和所述多晶硅栅都接正电位、所述集电区接地、所述发射区悬浮；当所述第一导电类型为P型时，所述读取条件为:所述漏区和所述多晶硅栅都接负电位、所述集电区接地、所述发射区悬浮。
[0018]进一步的改进是，在所述栅极结构的侧面形成有侧墙，所述源区和所述漏区和对应的所述侧墙外侧自对准；在所述源区和所述漏区侧都分别形成有第一导电类型轻掺杂漏区，所述轻掺杂漏区和所述栅极结构的侧面自对准。
[0019]为解决上述技术问题，本发明提供的制造OTP器件的方法包括如下步骤:
[0020]步骤一、在所述硅衬底上形成所述第二导电类型阱；在形成有所述第二导电类型阱的所述硅衬底表面依次淀积形成所述栅介质层、所述多晶硅栅和所述栅极硬掩膜层，采用光刻刻蚀工艺依次对所述栅极硬掩膜层、所述多晶硅栅和所述栅介质层进行刻蚀形成所述栅极结构。
[0021]步骤二、采用淀积加刻蚀工艺在所述栅极结构的侧面形成侧墙。
[0022]步骤三、采用光刻工艺形成第一光刻胶图形，所述第一光刻胶图形定义出所述源区和所述漏区的形成区域，以所述第一光刻胶图形为掩膜进行第一导电类型重掺杂的源漏离子注入形成所述源区和所述漏区，所述源区的宽度大于所述漏区的宽度并且保证能在所述源区的宽度范围内形成所述双极型晶体管。
[0023]步骤四、采用光刻工艺形成第二光刻胶图形，所述第二光刻胶图形定义出所述双极型晶体管的