半导体器件及其制造方法
【技术领域】
[0001]本文所讨论的实施例涉及一种半导体器件及其制造方法。
【背景技术】
[0002]一种半导体器件，包括存储器单元区和逻辑电路区。存储器单元位于存储器单元区中，并且每个存储器单元包括存储器电容器和晶体管。平滑电容器和其他元件位于逻辑电路区中。
[0003]通常，在制造这种半导体器件时，由一个膜制成的电容器绝缘膜有时被用于存储器单元区中的存储器电容器以及逻辑电路区中的平滑电容器两者。近年来，需要存储器电容器减小电容器绝缘膜厚度使得能够低电压运行，此外，还需要平滑电容器带有具有足够厚度的电容器绝缘膜以抑制漏电流。因此，很难用一个膜制成的电容器绝缘膜同时满足存储器电容器和平滑电容器的需求。
[0004]同时，一种铁电存储器，其中使用铁电膜作为存储器电容器的电容器绝缘膜，以及一种晶体管栅极结构，其中使用氧化硅膜作为电容器绝缘膜，例如，用于平滑电容器。然而，氧化硅膜的介电常数显著低于铁电膜的介电常数，并且不可能实现足够的特性。
[0005]因此，提出了一种技术，其中使用一叠铁电膜作为平滑电容器的电容器绝缘膜。然而，即使有这样的技术，也很难用存储器电容器和平滑电容器实现足够的特性。
[0006]以上问题，有时不仅存在于铁电存储器中，而且存在于其他半导体器件中，诸如DRAM (动态随机存取存储器)。
[0007]专利文献1:日本特开专利公开号2010-10455
[0008]专利文献2:日本特开专利公开号2013-168494
[0009]专利文献3:日本特开专利公开号10-98169
[0010]专利文献4:日本特开专利公开号2002-217381。
【发明内容】
[0011]本发明的目的是提供一种半导体器件及其制造方法，能够易于制造有着良好特性且具有彼此不同形式的电容器。
[0012]根据实施例的一个方面，半导体器件包括:第一下电极；第一绝缘膜，在所述第一下电极上方；第一上电极，在所述第一绝缘膜上方；第二下电极，与所述第一下电极分离；第二绝缘膜，在所述第二下电极上方；第三绝缘膜，在所述第二绝缘膜上方；以及第二上电极，在所述第三绝缘膜上方。所述第一绝缘膜的厚度与所述第三绝缘膜的厚度大致相同；所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的内部。
[0013]根据实施例的另一方面，在一种半导体器件的制造方法中:形成第一导电膜；在所述第一导电膜上方形成第二绝缘膜；在所述第一导电膜上方形成覆盖所述第二绝缘膜的介电膜；处理所述介电膜，以便在所述第一导电膜上方形成覆盖所述第二绝缘膜的第三绝缘膜，并在所述第一导电膜上方形成与所述第三绝缘膜分离的第一绝缘膜；在所述第一绝缘膜和所述第三绝缘膜上方形成第二导电膜；处理所述第二导电膜，以便在所述第一绝缘膜上方形成第一上电极，并在所述第三绝缘膜上方形成第二上电极；以及处理所述第一导电膜，以便在所述第一绝缘膜下方形成第一下电极，并在所述第二绝缘膜下方形成第二下电极。所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓内部。
【附图说明】
[0014]图1A所示为:根据第一实施例的半导体器件的剖视图；
[0015]图1B所示为:根据第一实施例的半导体器件的平面图；
[0016]图2A所示为:根据第二实施例的半导体器件的框图；
[0017]图2B所示为:根据第二实施例的半导体器件的电路图；
[0018]图3所示为:根据第二实施例的半导体器件的结构的剖视图；
[0019]图4A至图4L所示为:以步骤顺序示出根据第二实施例的半导体器件的制造方法的剖视图；
[0020]图5A至图5H所示为:以步骤顺序示出根据第二实施例的半导体器件的制造方法的平面图；
[0021]图6所示为:第二实施例的变型例的剖视图；以及
[0022]图7所示为:第二实施例的另一变型例的剖视图。
【具体实施方式】
[0023]本申请的发明人认真研宄了即使采用诸如使用一叠铁电膜作为平滑电容器的电容器绝缘膜等常规技术也无法达到足够的特性的原因。其结果是，证实在现有技术条件下，当在存储器单元电容器和平滑电容器上形成电容器绝缘膜时产生的蚀刻损伤很严重。此后，本发明人进一步进行了认真的研宄，以便能够抑制上述蚀刻损伤，并基于其研宄成果，本发明人得出了以下实施例。
[0024]以下，将具体参照附图描述实施例。
[0025](第一实施例)
[0026]首先，对第一实施例进行说明。图1A和图1B是示出根据第一实施例的半导体器件的图。图1A是剖视图，图1B是平面图。
[0027]如图1A和图1B所不，在第一实施例中，第一电容器110和第二电容器120被形成在基座100上方。第一电容器110包括第一下电极111，第一下电极111上方的第一绝缘膜113、以及第一绝缘膜113上方的第一上电极114。第二电容器120包括第二下电极121、第二下电极121上方的第二绝缘膜122、第二绝缘膜122上方的第三绝缘膜123、以及第三绝缘膜123上方的第二上电极124。第一绝缘膜113的厚度基本上与第三绝缘膜123的厚度相同，第三绝缘膜123在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓的外部，并且第二上电极124在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓的内部。
[0028]在第一实施例的上述配置中，除了第三绝缘膜123，在第二电容器120的下电极121和上电极124之间还存在第二绝缘膜122，而第一绝缘膜113存在于第一电容器110的下电极111和上电极114之间。因此，可以将第二绝缘膜122设定为具有适合于减少漏电流的厚度，同时将第一绝缘膜113设定为具有适合于低电压运行的厚度。另外，由于第二上电极124在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓内部，所以即使第二绝缘膜122的外周边缘部中存在蚀刻损伤，第二电容器120的特性也很难降低。此外，由于第三绝缘膜123的厚度与第一绝缘膜113的厚度大致相同，并且第三绝缘膜123在平面图中的轮廓位于第二绝缘膜122在平面图中的轮廓外部，所以在制造器件时，第一绝缘膜113的蚀刻和第三绝缘膜123的蚀刻可以用相等的所需时间完成。具体而言，由过度蚀刻引起的特性降低可以被抑制。
[0029](第二实施例)
[0030]接下来，将对第二实施例进行描述。第二实施例是对应于铁电存储器的示例。图2A和图2B是示出根据第二实施例的半导体器件的图。图2A是方框图，而图2B是电路图，示出存储器单元区的配置。图3是剖视图，示出根据第二实施例的半导体器件的结构。如图2a所示，根据第二实施例的半导体器件200设置有存储器单元区201和逻辑电路区202。
[0031]如图2B所示，存储器单元区201设置有沿一个方向延伸的位线271，并且还设置有与位线271相交的字线272和板线273。存储器单元被布置成阵列状态，以便匹配由位线271、字线272和板线273形成的网格。每个存储器单元设置有存储器电容器210和存储器晶体管233。
[0032]存储器晶体管233的栅极连接到字线272。存储器晶体管233的源极和漏极之一被连接至位线271，存储器晶体管233的源极和漏极中的另一个连接到存储器电容器210的一个电极。存储器电容器210的另一个电极连接到板线273。各个字线272和板线273由多个存储器单元共享，这些存储器单元被布置在与各个字线272和板线273延伸的方向相同的方向上。同样，各个位线271由多个存储器单元共享，这些存储器单元被布置在与各个位线271延伸的方向相同的方向上。然而，位线271、字线272和板线273并不限定于上述布置。
[0033]在如上构造的铁电存储器的存储器单元区201中，按照存储器电容器210中的电容器绝缘膜的极化状态存储数据。
[0034]逻辑电路区202设置有平滑电容器220及其他元件。平滑电容器220的电容比存储器电容器210的电容大。
[0035]如图3所示，在半导体器件200中半导体衬底231 (如硅衬底)的表面上方形成元件隔离区232。存储器晶体管233形成在半导体衬底231的表面上，位于由存储器单元区201中元件隔离区232所界定的有源区中。例如，MOS(金属氧化物半导体)型场效应晶体管用于存储器晶体管233。为方便起见，图3仅说明一个存储器晶体管233。形成覆盖半导体衬底231的层间绝缘膜234。导电插塞235