热处理之前提供。碳化硅衬底的温度在暴露于大气之前被降低的原因是防止当具有高温的碳化娃衬底暴露于大气时由于碳化娃衬底的温度降低而造成的水等的附着。
[0096]以下参考图12和图13给出本实施例的制造半导体器件的方法的一个变型例的说明。图12示出作为本实施例的制造半导体器件的方法的一个变型例的制造工艺流程。图13是用于说明作为本实施例的制造半导体器件的方法的一个变型例的制造工艺的截面图。
[0097]在本变型例中，栅绝缘膜由通过热氧化方法的氧化膜以及形成在氧化膜上方的沉积膜形成。如图12中所示，制造工艺中的步骤SI至S5以及S8至SlO与已经参考图1进行说明的制造工艺相同。
[0098]在本方法中，在步骤SI至S5之后，如图13中所示，首先，在1，000°C或更高的温度下通过热氧化方法在碳化硅衬底CS的暴露的顶表面上方形成氧化硅膜IF2(图12中的步骤S6a)。与上述第一热处理相同，这种热氧化可在伴随有氮化的气体气氛中执行。此后，与上述第一热处理相同，在伴随有氮化的气体气氛中执行热处理(图12中的步骤S7a)。该热处理在1，050°C或更高的温度下执行。
[0099]随后，通过ALD或CVD方法在氧化硅膜IF2上方沉积氧化硅膜IF3 (图12中的步骤S6b)。由此，形成了包括已经顺序形成在碳化硅衬底CS上方的氧化硅膜IF2和IF3的氧化硅膜IF4。此后，与上述第一热处理相同，在伴随有氮化的气体气氛中加热氧化硅膜IF4和碳化硅衬底CS (图12中的步骤S7b)。在1，050°C或更高的温度下执行该热处理。
[0100]此后，与图1中所示的工艺相同，在碳化硅衬底CS暴露于大气(图12中的步骤S8)并且在惰性气体气氛中加热(图12中的步骤S9)之后，执行步骤SlO以及图1中的后续步骤以形成MOSFET。本变型例的完成的MOSFET与图6中所示的M0SFETQ1之间的差别在于本变型例的栅绝缘膜具有包括热氧化膜以及沉积膜的层叠结构。
[0101]在图12中所示的工艺中，在已经形成热氧化膜的步骤S6a之后，执行氮化退火(图12中的步骤S7a)。但是，可在不执行该氮化退火的情况下形成热氧化膜之后执行如步骤S6b所示的沉积膜形成步骤。这是因为即使在形成图13中所示的氧化硅膜IF2和IF3之后执行氮化退火时，氧化硅膜IF2以及碳化硅衬底CS之间的界面处的界面态密度也能够通过氮化氧化硅膜IF2来降低。为了在这里获得上述实施例的效果，必须对已经经受氮化退火(图12中的步骤S7b)的层叠氧化膜执行惰性气体气氛中的热处理步骤(图12中的步骤S9) ο
[0102]除图12中所示的步骤之外，可在步骤S7a和步骤S6b之间执行与暴露至大气以及在惰性气体气氛中加热的步骤(图12中的步骤S8以及步骤S9)相同的步骤。即，在暴露至大气的步骤以及在惰性气体气氛中执行热处理的步骤在形成热氧化膜的步骤(步骤S6a)之后执行之后，执行形成沉积膜的步骤(步骤S6b)，并且随后可顺序执行氮化退火(步骤S7b)，暴露至大气(步骤S8)以及在惰性气体气氛中的热处理(步骤S9)。由此，大量氢能够从氧化硅膜IF4脱附，由此能抑制滞后的发生。
[0103]如上所述，即使在通过将由热氧化方法形成的氧化硅膜IF2以及由沉积方法形成的氧化硅膜IF3层叠在一起来形成栅绝缘膜时，也能够采用本实施例的制造半导体器件的方法。虽然在这里除图12中所示的步骤S7b中的氮化退火之外还可提供氮化退火步骤，但是需要在多个氮化退火步骤之后在最后执行在惰性气体气氛中加热的步骤(图12中的步骤S9)，以便防止氧化硅膜IF4的氮化并且去除氧化硅膜IF4和碳化硅衬底CS之间的界面附近的氢。
[0104]当热氧化膜(氧化硅膜IF2)和碳化硅衬底CS之间界面处的界面态密度能够通过图12中所示的步骤S7a的氮化退火被充分降低时，不需要执行步骤S7b的氮化退火。
[0105]第二实施例
[0106]与上述第一实施例不同，本实施例的制造半导体器件的方法是制造具有沟槽型栅结构的MOSFET的方法。参考图15至20以及图14中所示的制造工艺流程顺序给出本实施例的制造半导体器件的方法的说明。图14示出本实施例的半导体器件的制造工艺流程。图15至20是用于说明本实施例的制造半导体器件的方法的截面图。
[0107]如图15中所示，首先制备碳化娃衬底CS(图14中的步骤SI)。接着，清洗碳化娃衬底CS的顶表面(图14中的步骤S2)。碳化硅衬底CS的顶表面的面取向为(0001)面。
[0108]随后，以与已经参考图2说明的步骤相同的方式形成P型阱PW。此后，通过利用光刻的离子注入方法在碳化硅衬底CS的顶表面的预定区域中形成扩散层DN和DP(图14中的步骤S3)。扩散层DN是通过以相对高的浓度将η型杂质(例如N(氮)，Ρ(磷)或As(砷))引入到碳化硅衬底CS的顶表面中而形成的η型半导体层。扩散层DP是通过以相对高的浓度将P型杂质(例如Al (铝)或B(硼))引入到碳化硅衬底CS的顶表面中而形成的P型半导体层。扩散层DN和DP在不同的步骤中通过采用不同的抗蚀剂图案作为掩膜来形成。
[0109]如图15中所示，扩散层DN形成在碳化硅衬底CS的暴露的顶表面上方，即有源区的整个表面上。一对扩散层DP形成为夹着其中将要在后续步骤中形成栅电极的区域。扩散层DP的形成深度比扩散层DN的形成深度深，并且扩散层DN和DP的形成深度比p型阱PW的形成深度浅。
[0110]随后，如图16中所示，通过采用光刻以及干蚀刻，在碳化硅衬底CS的顶表面中形成栅凹槽GT (图14中的步骤S4)。栅凹槽GT形成在该对扩散层DP之间夹着的区域中的离开扩散层DP的位置处。即，扩散层DN形成在邻近栅凹槽GT内部侧壁的碳化硅衬底CS的顶表面上方，而扩散层DP没有这样形成。扩散层DN形成在暴露于栅凹槽GT的内部侧壁的碳化硅衬底CS的侧壁上方。
[0111]栅凹槽的深度比P型阱PW的形成深度深，并且比外延层EP和半导体衬底SB之间的界面浅。即，栅凹槽GT的底表面到达外延层EP的中途深度。因为栅凹槽GT的底表面平行于碳化硅衬底CS的主表面，因此底表面的面取向为(0001)面。与此相反，作为栅凹槽GT的内部侧壁的碳化硅衬底CS的侧壁的面取向为(11-20)面。栅凹槽GT例如通过采用形成在碳化硅衬底CS上方的硬掩膜图案(未示出)作为掩膜的干蚀刻形成。
[0112]随后，如图17中所示，通过采用ALD或CVD方法，在碳化硅衬底CS上方形成作为沉积膜的氧化硅膜IF5(图14中的步骤S5)。形成氧化硅膜IF5以接触都为(0001)面的碳化硅衬底CS的主表面以及栅凹槽GT的底表面，并且接触为(11-20)面的作为栅凹槽GT的内部侧壁的碳化硅衬底CS的侧壁。
[0113]随后，与图1中的步骤S7至S9相同，对碳化硅衬底CS以及氧化硅膜IF5顺序执行作为第一热处理的氮化退火(图14中的步骤S6)，空气暴露(图14中的步骤S7)以及作为第二热处理的惰性气体气氛中的热处理(图14中的步骤S8)。由此，获得图17中所示的结构。
[0114]随后，如图18中所示，与图1中的步骤SlO相同，形成栅电极GE以及栅绝缘膜GF (图14中的步骤S9)。栅电极GE由通过CVD方法沉积在氧化硅膜IF5上方的诸如多晶硅膜的导电膜构成(参见图17)。导电膜形成为填充栅凹槽GT。随后，图案化导电膜以及氧化硅膜IF5以形成由导电膜构成的栅电极GE以及由氧化硅膜IF5构成的栅绝缘膜GF。
[0115]栅电极GE和栅绝缘膜GF具有暴露该对扩散层DP这样的图案形状。因此，扩散层DP以及相邻于扩散层DP的扩散层DN从栅电极GE和栅绝缘膜GF暴露出来。换言之，栅电极GE和栅绝缘膜GF覆盖栅凹槽GT和扩散层DP之间的扩散层DN的相邻于栅凹槽GT的部分。栅电极GE是所谓的“沟槽栅电极”，其掩埋在碳化硅衬底CS的顶表面中形成的栅凹槽GT中。
[0116]如将在下文说明的，本实施例中制造的半导体器件是在碳化硅衬底CS的背面具有电极的垂直η沟道MOSFET，即沟槽型MOSFET。即，扩散层DN以及半导体衬底SB中的η型层包括MOSFET的源/漏区。通过上述步骤，形成具有栅电极GE，栅凹槽GT以及由扩散层DN以及半导体衬底SB中的η型层构成的源/漏区的M0SFETQ2。扩散层DP是用于将下文说明的一些接触栓塞电耦合至碳