薄膜晶体管及其制造方法
【技术领域】
[0001] 本发明涉及一种薄膜晶体管及其制造方法。
【背景技术】
[0002] 薄膜晶体管（Thin Film Transistor，TFT)已被广泛应用于显示领域作为开关 组件使用。薄膜晶体管具有连接源极与漏极的沟道层，该沟道层采用非晶硅（a-Si)、低温 多晶娃（Low Temperature Poly-Silicon，LTPS)或金属氧化物制成。而具有轻掺杂漏极 (Lightly Doped Drain, LDD)结构的薄膜晶体管因可在偏压时降低漏极附近空乏层中电 子和电洞的生成速率而进一步降低漏电流而得到广泛使用。然在植入离子形成LDD结构的 过程中需要单独光罩制程，从而使制程复杂并增加制造成本。
【发明内容】
[0003] 有鉴于此，有必要提供一种可减少薄膜晶体管制程的薄膜晶体管及其制造方法。
[0004] 一种薄膜晶体管，包括： 基板； 半导体层，该半导体层包括沟道区，设置在该沟道区两侧的轻掺杂漏极区及设置在该 轻掺杂漏极区外侧的重掺杂区； 依次层叠设置在该沟道区上的第一间介电层及第二间介电层； 贯穿该第一间介电层与该第二间介电层的连接孔，且该连接孔位于该第一间介电层的 侧壁相对于该基板倾斜设置形成倾斜部。
[0005] 优选的，该连接孔包括电性连接源极、漏极及半导体层的第一连接孔与第二连接 孔，该源极填充该第一连接孔，该漏极填充该第二连接孔。
[0006] 优选的，该第一连接孔包括贯穿该第二间介电层的第一连接部及贯穿该第一间介 电层与该栅极绝缘层的第二连接部，该第一连接部的侧壁与该基板垂直，该第二连接部的 侧壁与该基板倾斜设置；该第二连接孔包括贯穿该第二间介电层的第一连接部及贯穿该第 一间介电层与该栅极绝缘层的第二连接部，该第一连接部的侧壁与该基板垂直，该第二连 接部的侧壁与该基板倾斜设置。
[0007] 优选的，该第一、第二连接孔的第一连接部在该基板上的投影长度大于该重掺杂 区的长度且小于该第一重掺杂区与该第一轻掺杂漏极区长度之和。
[0008] 优选的，该第一间介电层与第二间介电层的材料不同具有不同的蚀刻速率。
[0009] 优选的，该轻掺杂漏极区与该重掺杂区经该倾斜部阻挡在在同一离子植入制程中 形成。
[0010] 一种薄膜晶体管的制造方法，包括： 形成沟道层； 形成覆盖该沟道层的第一介电层与第二介电层； 蚀刻该第一间介电层与该第二间介电层形成连接孔，且该连接孔位于该第一间介电层 的侧壁与该沟道层倾斜形成倾斜部； 进行离子植入制程，以该倾斜部做阻挡形成轻掺杂区及设置在该轻掺杂区两侧的重掺 杂区。
[0011] 优选的，该连接孔包括电性连接源极、漏极及半导体层的第一连接孔与第二连接 孔，该源极填充该第一连接孔，该漏极填充该第二连接孔；该第一连接孔包括贯穿该第二间 介电层的第一连接部及贯穿该第一间介电层与该栅极绝缘层的第二连接部，该第一连接部 的侧壁与该基板垂直，该第二连接部的侧壁与该基板倾斜设置；该第二连接孔包括贯穿该 第二间介电层的第一连接部及贯穿该第一间介电层与该栅极绝缘层的第二连接部，该第一 连接部的侧壁与该基板垂直，该第二连接部的侧壁与该基板倾斜设置。
[0012] 优选的，该第一间介电层与第二间介电层的材料不同具有不同的蚀刻速率。
[0013] 优选的，该轻掺杂漏极区与该重掺杂区经该倾斜部阻挡在在同一离子植入制程中 形成。
[0014] 相较于先前技术，本发明的薄膜晶体管及其制造方法在形成连接孔后再进行离子 植入制程且以连接孔的倾斜部做阻挡在同一离子植入制程中形成轻掺杂漏极区与重掺杂 区，从而使轻掺杂漏极区与重掺杂区在同一制程中形成以减少制程降低制造成本。
【附图说明】
[0015] 图1是本发明第一实施方式的薄膜晶体管平面结构示意图。
[0016] 图2是图1所示的薄膜晶体管沿II-II线的剖面结构示意图。
[0017] 图3-图8是图1所示薄膜晶体管制造流程示意图。
[0018] 图9是本发明第二实施方式的薄膜晶体管平面结构示意图。
[0019] 图10是图9所示的薄膜晶体管沿X-X线的剖面结构示意图。
[0020] 图11-图18是图10所示薄膜晶体管制造流程示意图。
[0021] 主要元件符号说明
如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0022] 请一并参阅图1、图2,图1是本发明第一实施方式薄膜晶体管组件的平面结构示 意图；图2是图1所示的薄膜晶体管组件沿II-II线的剖面结构示意图。该薄膜晶体管结 构可应用于P型薄膜晶体管、N型薄膜晶体管及互补型金属薄膜晶体管（Complementary Metal Oxide Semiconductor, CMOS)，且可应用于像素区域或外围驱动电路区域。在本实 施方式中以N型顶栅型薄膜晶体管为例进行说明。
[0023] 该薄膜晶体管10包括基板110、依次层叠设置在该基板110上的缓冲层120、半导 体层130、栅极绝缘层140、栅极150、第一间介电层（inter layer dielectric，ILD) 160、第 二间介电层（ILD) 170、源极190及漏极192。
[0024] 该薄膜晶体管10还包括用于电性连接源极190、漏极192及半导体层130的第一 连接孔180与第二连接孔182。第一连接孔180与第二连接孔182贯穿该栅极绝缘层140、 第一间介电层160、第二间介电层170。该第一连接孔180与第二连接孔182位于该栅极绝 缘层140及该第一间介电层160的侧壁与该基板110倾斜形成倾斜部181、183。源极290 填充该第一连接孔180,漏极192填充该第二连接孔182。
[0025] 在本实施方式中，该基板110可为玻璃基板或者石英基板，该第一金属层150、第 二金属层190可为金属材料或金属合金，如钼（Mo)、错（A1)、络（Cr)、铜（Cu)、钕（Nd)等。 该栅极绝缘层140为可以包括氮化硅（SiNx)或氧化硅（SiOx)。该第一间介电层160为氧 化物材料、第二间介电层170为氮化物材料。该第一间介电层160与该第二间介电层170 具有不同的蚀刻速率。该半导体层130为多晶硅（Poly-Si)层。
[0026] 该半导体层130包括位于中部的沟道区132,设置该沟道区132两侧的第一轻掺杂 漏极区（Lightly Doped Drain，LDD) 133与第二轻掺杂漏极区134、设置该第一、第二轻掺 杂漏极区133、134外侧的第一重掺杂区135、第二重掺杂区136。该第一重掺杂区135为源 极区、该第二重掺杂区136为漏极区。该第一重掺杂区135用于连接源极190,该第二重掺 杂区136用于连接漏极192。
[0027] 请一并参阅图6,该第一连接孔180包括贯穿该第二间介电层170的第一连接部 1801及贯穿该第一间介电层160与该栅极绝缘层140的第二连接部1802。该第一连接部 1801的侧壁与该基板110垂直，该第二连接部1802的侧壁与该基板110倾斜设置。该第一 连接部1801在该基板110上的投影大于该第一重掺杂区135且小于该第一重掺杂区135 与该第一轻掺杂漏极区133之和。该第二连接部1802的底部设置在该第一重掺杂区135 上。该第二连接孔182包括贯穿该第二间介电层170的第一连接部1821及贯穿该第一间 介电层160与该栅极绝缘层140的第二连接部1822。该第一连接部182的侧壁与该基板 110