垂直，该第二连接部1822的侧壁与该基板110倾斜设置。该第一连接部1821在该基板 110上的投影长度大于该第一重掺杂区135且小于该第一重掺杂区135与该第一轻掺杂漏 极区133之和。该第二连接部1822的底部设置在该第一重掺杂区135上。
[0028] 请一并参阅图3-图9,其中图3-图8为图1所示的薄膜晶体管10各制作步骤结 构示意图。图9是图1所示薄膜晶体管10的制造流程图。
[0029] 步骤S201，请参阅图3,提供一基板110,于基板110上沉积缓冲层120,及在该缓 冲层120上形成半导体层130。在本实施方式中，该半导体层的制作方法可采用低温多晶硅 (Low Temperature Poly-Silicon, LTPS)制程，先于基板上形成一非晶层（a-Si)层，然后 利用热处理或准分子错射退火（Excimer Laser Annealing, ELA)的方式将非晶娃转换为 多晶娃材质。
[0030] 步骤S203,请参阅图4,在该半导体层130沉积栅极绝缘层140,并在该栅极绝缘层 140上沉积第一金属层，图案化该第一金属层形成栅极150,并在该栅极150上依次沉积第 一间介电层160与第二间介电层170。
[0031] 步骤S205，请参阅图5，在该第二间介电层170上涂布光阻层172，并利用黄光制程 图案化该光阻层172从而在该光阻层172上定义出通孔H1、H2。该通孔H1、H2为贯穿该光 阻层172设置。
[0032] 步骤S207,请参阅图6,以该图案化光阻层172作屏蔽蚀刻该第二间介电层170、第 一间介电层160与该栅极绝缘层140,形成沿厚度方向贯穿该第一间介电层160、第二间介 电层170及该栅极绝缘层140的第一连接孔180与第二连接孔182。该第一连接孔180包 括贯穿该第二间介电层170的第一连接部1801及贯穿该第一间介电层160与该栅极绝缘 层140的第二连接部1802。该第一连接部1801的侧壁与该基板110垂直，该第二连接部 1802的侧壁与该基板110倾斜设置形成倾斜部181。该第二连接孔182包括贯穿该第二间 介电层170的第一连接部1821及贯穿该第一间介电层160与该栅极绝缘层140的第二连 接部1822。该第一连接部1821的侧壁与该基板110垂直，该第二连接部1822的侧壁与该 基板110倾斜设置形成倾斜部183。该倾斜部181、183由于该第一间介电层160与第二间 介电层170由不同材料制成而形成。在本实施方式中，可利用电衆蚀刻（Plasma Etching)、 反应离子蚀刻（Reactive Ion Etching，RIE)、等离子蚀刻等蚀刻方法。
[0033] 步骤S209,请参阅图7,进行一离子植入制程，利用通孔H1、H2及图案化光阻层172 做掩膜，，于该半导体层130形成一未掺杂的沟道区132、及位于该沟道区132两侧的第一 轻掺杂漏极区（LDD) 133与第二轻掺杂漏极区134、位于该第一、第二轻掺杂漏极区133、134 外侧的第一重掺杂区135、第二重掺杂区136。在本实施方式中，该第一、第二轻掺杂漏极区 133、134为N-掺杂区，该第一、第二重掺杂区135、136为N+掺杂区。在其他实施方式中， 该薄膜晶体管10为P型，则该第一、第二轻掺杂漏极区133、134为P-掺杂区，该第一、第二 重掺杂区135、136为P+掺杂区。在本实施方式中，该第一、第二轻掺杂漏极区133、134的 掺杂浓度为Ixl0 12~lxl014atom/cm2,该第一重掺杂区135、第二重掺杂区136的掺杂浓度为 Ixl0 14~lxl016atom/cm2。该第一连接部1821在该基板110上的投影大于该第一重掺杂区 135且小于该第一重掺杂区135与该第一轻掺杂漏极区133之和。该第二连接部1822的底 部设置在该第一重掺杂区135上。
[0034] 步骤S211，请参阅图8,移除剩余光阻层172,在第一连接孔180上形成源极190、 第二连接孔182上形成漏极192,源极190与漏极192分别填充该第一连接孔182、第二连接 孔184。该源极190、漏极192为金属材料或金属合金，如钼（Mo)、铝（A1)、铬（Cr)、铜（Cu)、 钕（Nd)等。
[0035] 请一并参阅图10、图11，图10是本发明第二实施方式薄膜晶体管组件的平面结构 示意图；图11是图10所示的薄膜晶体管组件沿II-II线的剖面结构示意图。该薄膜晶体管 结构可应用于P型薄膜晶体管、N型薄膜晶体管及互补型金属薄膜晶体管（Complementary Metal Oxide Semiconductor, CMOS)，且可应用于像素区域或外围驱动电路区域。在本实 施方式中以N型底栅型薄膜晶体管为例进行说明。
[0036] 该薄膜晶体管20包括基板210、依次层叠设置在该基板210上的栅极230、栅极绝 缘层240、半导体层250、第一间介电层（ILD) 260、第二间介电层（ILD) 270、源极290及漏极 292〇
[0037] 该薄膜晶体管20还包括用于电性连接源极290、漏极292及半导体层250的第一 连接孔280与第二连接孔282。该第一连接孔280与该第二连接孔282贯穿该第一间介电 层260、第二间介电层270。该第一连接孔280与第二连接孔282位于该第一间介电层260 的侧壁与该基板210倾斜形成倾斜部281、283。该源极290填充该第一连接孔280,该漏极 292填充该第二连接孔282。
[0038] 在本实施方式中，该基板210可为玻璃基板或者石英基板，该栅极230、源极290与 漏极292可为金属材料或金属合金，如钼（Mo)、铝（A1)、铬（Cr)、铜（Cu)、钕（Nd)等。该栅 极绝缘层240为可以包括氮化娃（SiNx)或氧化娃（SiOx)。该第一间介电层260为氧化物 材料、第二间介电层270为氮化物材料。该第一间介电支260与该第二间介电层270具有 不同的蚀刻速率。该半导体层250为多晶硅（Poly-Si)层。
[0039] 该半导体层250包括位于中部的未掺杂部252为该薄膜晶体管20的沟道层，设置 该未掺杂部252两侧的第一轻掺杂漏极区（LDD) 253与第二轻掺杂漏极区254、设置该第一、 第二轻掺杂漏极区253、254外侧的第一重掺杂区255、第二重掺杂区256。该第一重掺杂区 255为源极区、该第二重掺杂区256为漏极区。
[0040] 请一并参阅图15,该第一连接孔280包括贯穿该第二间介电层270的第一连接部 2801及贯穿该第一间介电层260的第二连接部2802。该第一连接部2801的侧壁与该基板 210垂直，该第二连接部2802的侧壁与该基板210倾斜设置形成该倾斜部281。该第一连 接部2801在该基板210上的投影长度大于该第一重掺杂区235且小于该第一重掺杂区235 与该第一轻掺杂漏极区233之和。该第二连接部2802的底部设置在该第一重掺杂区235 上。该第二连接孔282包括贯穿该第二间介电层270的第一连接部2821及贯穿该第一间 介电层260的第二连接部2822。该第一连接部2821的侧壁与该基板210垂直，该第二连接 部2822的侧壁与该基板210倾斜设置形成倾斜部283。该第一连接部2821在该基板210 上的投影长度大于该第一重掺杂区255且小于该第一重掺杂区255与该第一轻掺杂漏极区 253之和。该第二连接部2822的底部设置在该第一重掺杂区255上。
[0041] 请一并参阅图12-图18,其中图12-图17为图10所示的薄膜晶体管20各制作步 骤结构示意图。图18是图10所示薄膜晶体管20的制造流程图。