>[0042] 步骤S401，请参阅图12,提供一基板210,于基板210上沉积第一金属层，图案化第 一金属层形成栅极230,并在该栅极上沉积栅极绝缘层240。
[0043] 步骤S403,请参阅图13,在该栅极绝缘层240对应该栅极位置形成半导体层250， 并在该半导体层250上依次沉积第一间介电层260与第二间介电层270。在本实施方式中， 该半导体层的制作方法可采用低温多晶娃（Low Temperature Poly-Silicon, LTPS)制程， 先于基板上形成一非晶层（a-Si)层，然后利用热处理或准分子镭射退火（Excimer Laser Annealing, ELA)的方式将非晶娃转换为多晶娃材质。
[0044] 步骤S405,请参阅图14,在该第二间介电层270上涂布光阻层272,并利用黄光制 程图案化该光阻层272从而在该光阻层272上定义出通孔H11、H22。该通孔H11、H22为贯 穿该光阻层272设置。
[0045] 步骤S407,请参阅图15,以该图案化光阻层272作屏蔽蚀刻该第二间介电层270、 第一间介电层260,形成沿厚度方向贯穿该第一间介电层260与第二间介电层270的第一连 接孔280与第二连接孔282。该第一连接孔280包括贯穿该第二间介电层170的第一连接 部2801及贯穿该第一间介电层260的第二连接部1802。该第一连接部2801的侧壁与该基 板210垂直，该第二连接部2802的侧壁与该基板210倾斜设置形成倾斜部281。该第二连 接孔282包括贯穿该第二间介电层270的第一连接部2821及贯穿该第一间介电层260的 第二连接部2822。该第一连接部2821的侧壁与该基板210垂直，该第二连接部2822的侧 壁与该基板210倾斜设置形成倾斜部183。由于该第一间介电层260与第二间介电层270 由不同材料制成而具有不同的蚀刻速率，从而该第一连接孔280与第二连接孔282位于该 第一间介电层260的侧壁与该基板210倾斜形成倾斜部281、283。在本实施方式中，可利用 电衆蚀刻（Plasma Etching)、反应离子蚀刻（Reactive Ion Etching，RIE)、等离子蚀刻等 蚀刻方法。
[0046] 步骤S409,请参阅图16,进行一离子植入制程，利用该倾斜部281、283作屏蔽， 于该半导体层250形成一未掺杂部252、及位于该未掺杂部252两侧的第一轻掺杂漏极区 (LDD) 253与第二轻掺杂漏极区254、位于该第一、第二轻掺杂漏极区253、254外侧的第一 重掺杂区255、第二重掺杂区256。在本实施方式中，该第一、第二轻掺杂漏极区253、254 为N-掺杂区，该第一、第二重掺杂区255、256为N+掺杂区。在其他实施方式中，该薄膜 晶体管20为P型，则该第一、第二轻掺杂漏极区253、254为P-掺杂区，该第一、第二重掺 杂区255、256为P+掺杂区。在本实施方式中，该第一、第二轻掺杂漏极区253、254的掺 杂浓度为Ixl0 12~lxl014atom/cm2,该第一重掺杂区255、第二重掺杂区256的掺杂浓度为 Ixl0 14~lxl016atom/cm2〇
[0047] 步骤S411，请参阅图17,移除剩余光阻层272,填充该第一连接孔282、第二连接孔 284形成源极290与漏极292。该源极290、漏极292为金属材料或金属合金，如钼（Mo)、铝 (A1)、铬（Cr)、铜（Cu)、钕（Nd)等。
[0048] 该薄膜晶体管及其制造方法在蚀刻形成连接孔后再进行离子植入制程且以连接 孔的倾斜部做阻挡在同一离子植入制程中形成轻掺杂漏极区与重掺杂区，从而使轻掺杂漏 极区与重掺杂区在同一制程中形成以减少制程降低制造成本。
[0049] 以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发 明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改 或等同替换，而不脱离本发明技术方案的精神和范围。
【主权项】
1. 一种薄膜晶体管，包括： 基板； 半导体层，该半导体层包括沟道区，设置在该沟道区两侧的轻掺杂漏极区及设置在该 轻掺杂漏极区外侧的重掺杂区； 依次层叠设置在该沟道区上的第一间介电层及第二间介电层； 贯穿该第一间介电层与该第二间介电层的连接孔，且该连接孔位于该第一间介电层的 侧壁相对于该基板倾斜设置形成倾斜部。2. 如权利要求1所述的薄膜晶体管，其特征在于，该连接孔包括电性连接源极、漏极及 半导体层的第一连接孔与第二连接孔，该源极填充该第一连接孔，该漏极填充该第二连接 孔。3. 如权利要求2所述的薄膜晶体管，其特征在于，该第一连接孔包括贯穿该第二间介 电层的第一连接部及贯穿该第一间介电层与该栅极绝缘层的第二连接部，该第一连接部的 侧壁与该基板垂直，该第二连接部的侧壁与该基板倾斜设置；该第二连接孔包括贯穿该第 二间介电层的第一连接部及贯穿该第一间介电层与该栅极绝缘层的第二连接部，该第一连 接部的侧壁与该基板垂直，该第二连接部的侧壁与该基板倾斜设置。4. 如权利要求3所述的薄膜晶体管，其特征在于，该第一、第二连接孔的第一连接部在 该基板上的投影长度大于该重掺杂区的长度且小于该第一重掺杂区与该第一轻掺杂漏极 区长度之和。5. 如权利要求1所述的薄膜晶体管，其特征在于，该第一间介电层与第二间介电层的 材料不同具有不同的蚀刻速率。6. 如权利要求1-5任意一项所述的薄膜晶体管，其特征在于，该轻掺杂漏极区与该重 掺杂区经该倾斜部阻挡在在同一离子植入制程中形成。7. -种薄膜晶体管的制造方法，包括： 形成沟道区； 形成覆盖该沟道区的第一介电层与第二介电层； 蚀刻该第一间介电层与该第二间介电层形成连接孔，且该连接孔位于该第一间介电层 的侧壁与该沟道层倾斜形成倾斜部； 进行离子植入制程，以该倾斜部做阻挡形成轻掺杂区及设置在该轻掺杂区两侧的重掺 杂区。8. 如权利要求7所述的薄膜晶体管制造方法，其特征在于，该连接孔包括电性连接源 极、漏极及半导体层的第一连接孔与第二连接孔，该源极填充该第一连接孔，该漏极填充该 第二连接孔；该第一连接孔包括贯穿该第二间介电层的第一连接部及贯穿该第一间介电层 与该栅极绝缘层的第二连接部，该第一连接部的侧壁与该基板垂直，该第二连接部的侧壁 与该基板倾斜设置；该第二连接孔包括贯穿该第二间介电层的第一连接部及贯穿该第一间 介电层与该栅极绝缘层的第二连接部，该第一连接部的侧壁与该基板垂直，该第二连接部 的侧壁与该基板倾斜设置。9. 如权利要求8所述的薄膜晶体管制造方法，其特征在于，该第一间介电层与第二间 介电层的材料不同具有不同的蚀刻速率。10. 如权利要求7-9任意一项所述的薄膜晶体管制造方法，其特征在于，该轻掺杂漏极 区与该重掺杂区经该倾斜部阻挡在在同一离子植入制程中形成。
【专利摘要】本发明涉及一种薄膜晶体管，包括：基板；半导体层，该半导体层包括沟道区，设置在该沟道区两侧的轻掺杂漏极区及设置在该轻掺杂漏极区外侧的重掺杂区；依次层叠设置在该沟道区上的第一间介电层及第二间介电层；贯穿该第一间介电层与该第二间介电层的连接孔，且该连接孔位于该第一间介电层的侧壁相对于该基板倾斜设置形成倾斜部。本案还涉及一种薄膜晶体管的制造方法。
【IPC分类】H01L21/336, H01L21/265, H01L29/06, H01L29/08, H01L29/786
【公开号】CN104882485
【申请号】CN201510143210
【发明人】彭裕清
【申请人】深超光电（深圳）有限公司
【公开日】2015年9月2日
【申请日】2015年3月30日