沟槽栅型IGBT进一步提高导通动作时的di/dt控制性。其理由如下。
[0082]在导通动作时在浮置ρ区13积累过剩的空穴，而使浮置P区13的电位相对于第二栅电极17的电位(发射极电位)升高时，由于第二沟槽15的内部的第二栅绝缘膜16被反向偏置，所以在η—漂移层2的沿第二沟槽15的内壁的部分形成有连接浮置ρ区13与第二 P基区12的ρ型反转层(以下称为ρ型反转层，未图示)。由此，积累在浮置P区13的过剩的空穴经过P型反转层和第二 P基区12流向发射电极9。由于浮置ρ区13的电位变得越高，成为用于引出(空穴抽取)积累在浮置P区13的空穴的电流通路的ρ型反转层的杂质浓度变得越高，所以从浮置P区13引出空穴的效果变得越好。由此，能够抑制浮置P区13的电位上升，因此能够抑制栅极电压的升高。此外，由于空穴电流在浮置ρ区13变得不集中，所以也能够抑制第一沟槽5的底面附近的电位上升。另一方面，在稳定导通状态，不会形成连接浮置P区13与第二 ρ基区12的ρ型反转层。因此，能够抑制积累在浮置P区13的空穴流出，能够将η—漂移层2的载流子浓度分布维持在接近二极管的载流子浓度分布的状态。由此，能够实现与未设置第二 P基区12时相同程度的低导通电压。
[0083]以下，对第二 ρ基区12和第二沟槽15的优选条件进行说明。第二 P基区12的宽度方向的宽度(以下，简称为宽度)可以比第一P基区11的宽度窄，优选地，可以基于设计基准(design rule)所规定的最小尺寸尽可能地减小。其理由如下。是因为在相邻的第二沟槽15间，η—漂移层2的未形成ρ型反转层的部分成为在导通动作时对引出积累在浮置P区13的空穴没有贡献的区域。因此，通过尽可能减小第二 P基区12的宽度，将对抽取空穴没有贡献的区域的面积减少的部分增加到浮置P区13的面积，从而能够提高IE效果，能够降低导通电压。此外，是因为在稳定导通状态时，由于变得难以引出积累在浮置P区13的空穴，所以能够进一步实现低导通电压化。具体来说，第二 P基区12的宽度例如可以为Iym以下，优选为0.5 ym以下。
[0084]此外，第二ρ基区12的杂质浓度和深度可以根据设计条件而进行各种变更，例如，可以考虑导通动作时的di/dt控制性、低导通电压和耐压等的相互关系来进行设定。具体来说，第二 P基区12的杂质浓度和深度可以分别为与第一 P基区11的杂质浓度和深度大致相同的程度。此时，能够在同一条件下同时形成第一 P基区11和第二 ρ基区12，从而能够简化制造工序。也可以在同一条件下同时形成第一 P基区11、第二 ρ基区12和浮置ρ区13。此外，例如通过将第二 ρ基区12的杂质浓度设为与第一 ρ基区11的杂质浓度相同的程度，从而能够在整个活性区维持大致相同程度的耐压。具体来说，第二 P基区12的杂质浓度最大值例如可以为I X 11Vcm3左右。此外，为了形成第二 P基区12而向η I票移层2注入的P型杂质的剂量例如可以为lX1013/cm2左右。
[0085]此外，通过使第二 ρ基区12的深度比第二沟槽15的深度浅，从而第二沟槽15的从第二 P基区12与η—漂移层2的接触面向集电极侧突出的部分的长度变长，因此在稳定导通状态时，变得难以抽取积累在浮置P区13的空穴，因此能够进一步实现低导通电压化。此外，也可以在第二 P基区12的内部选择性地设置η区，只要能够避免耐压下降，也可以代替第二 P基区12而沿第二沟槽15的内壁以杂质浓度低至形成ρ型反转层的程度设置η区。即使在这种情况下，在稳定导通状态时，也难以引出积累在浮置P区13的空穴，因此能够进一步实现低导通电压化。当在第二 P基区12的内部选择性地设置η区时，可以在第二 ρ基区12的从中间附近向集电极侧设置该η区。其理由是因为当在第二 ρ基区12的发射极侧选择性地设置了 η区时，由ρ+集电区1、η —漂移层2、第二 ρ基区12和该η区构成的晶体闸流管有可能导通而闩锁。
[0086]第二沟槽15的深度也可以为与第一沟槽5的深度相同的程度。此时，由第二沟槽15、第二栅绝缘膜16和第二栅电极17构成的沟槽栅结构成为与由第一沟槽5、第一栅绝缘膜6和第一栅电极7构成的沟槽栅结构大致相同的结构。因此，可以使用通常的MOS栅结构的形成方法同时形成由第一沟槽5、第一栅绝缘膜6和第一栅电极7构成的沟槽栅结构和由第二沟槽15、第二栅绝缘膜16和第二栅电极17构成的沟槽栅结构，从而能够简化制造工序。
[0087]此外，第二沟槽15的深度也可以比第一沟槽5的深度深。其理由是因为第二沟槽15的从第二 ρ基区12与η—漂移层2之间的接触面向集电极侧突出的部分的长度越长，在稳定导通状态时，越难以引出积累在浮置P区13的空穴，因此能够进一步实现低导通电压化。具体来说，第二沟槽15的深度例如可以为5 μπι以上且10 μπι以下程度。此外，第二沟槽15的宽度例如可以为2 μπι以上且3 μπι以下程度。
[0088]如以上说明，根据实施方式一，通过在浮置ρ区的内部设置通过第二沟槽与浮置P区分离的发射极电位的第二P基区，并且，在第二沟槽的内部设置发射极电位的第二栅电极，从而形成用于在导通动作时使积累在浮置P区的过剩的空穴流向发射电极的电流通路，从而能够将积累在浮置P区的过剩的空穴向发射电极排出。因此，能够防止浮置P区的电位上升，抑制栅极电压的升高。因此，由于能够例如与以往同样地利用栅电阻等控制导通动作时的开关速度，所以能够实现导通动作时的di/dt控制性高的半导体装置。
[0089](实施方式二)
[0090]以下，对实施方式二的半导体装置的结构进行说明。图2是表示实施方式二的半导体装置的结构的剖面图。实施方式二的半导体装置与实施方式一的半导体装置的不同之处在于浮置P区23的深度比第一沟槽5和第二沟槽15的深度深。浮置P区23覆盖第一沟槽5的浮置ρ区23侧的底面角部，并且，覆盖第二沟槽15的浮置ρ区23侧的底面角部。这样的浮置P区23可以与例如构成终端结构部的保护环(未图示)同时形成。
[0091]如以上说明，根据实施方式二，能够得到与实施方式一同样的效果。此外，根据实施方式二，由于能够缓和第一沟槽、第二沟槽的底面附近的电场，所以能够提高耐压。
[0092](实施方式三)
[0093]以下，对实施方式三的半导体装置的结构进行说明。图3是表示实施方式三的半导体装置的结构的剖面图。实施方式三的半导体装置与实施方式一的半导体装置的不同之处在于，第二 P基区12与发射电极9的接触(电接触)以及第二栅电极17与发射电极9的接触在同一位置进行。
[0094]具体来说，第二栅电极17的上表面没有被层间绝缘膜8覆盖。设置在层间绝缘膜8的第二接触孔18比第二 ρ基区12的宽度宽，在第二接触孔18处露出有第二栅电极17和第二 P基区12。发射电极9借由第二接触孔18与第二栅电极17和第二 ρ基区12导电接触。这样，通过将第二 P基区12和第二栅电极17借由同一第二接触孔18与发射电极9导电接触，从而即使在第二 P基区12的宽度尽可能小的情况下也能够提高半导体装置的可靠性。其理由如下。
[0095]是因为在第二接触孔18与第二 ρ基区12的宽度为相同程度的情况下，越减小第二 P基区12的宽度，在层间绝缘膜8形成第二接触孔18时就越要求高的定位精度和蚀刻精度。对此，在实施方式三中，由于第二接触孔18的宽度比第二 ρ基区12的宽度宽，所以即使第二接触孔18的形成位置和/或第二接触孔18的宽度产生稍许偏差，也能够比第二接触孔18与第二 ρ基区12的宽度为相同程度的情况更高精度地在第二接触孔18处露出第二 ρ基区12。因此，能够比第二接触孔18与第二 ρ基区12的宽度为相同程度的情况更可靠地使第二 P基区12和发射电极9导电接触。
[0096]如以上说明，根据实施方式三，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式三，能够高精度地在第二接触孔处露出第二 P基区，因此能够减小第二P基区的宽度而提高防止在导通动作时导通电压上升的效果。
[0097](实施方式四)
[0098]以下，对实施方式四的半导体装置的结构进行说明。图4是表示实施方式四的半导体装置的结构的立体图。实施方式四的半导体装置与实施方式三的半导体装置的不同之处在于，使埋入有发射极电位的第二栅电极27的第二沟槽25在第一沟槽5以带状延伸的方向(长度方向)局域化。具体来说，第二沟槽25具有包围第二 ρ基区22的例如多边形框状(图4示出为矩形框状)的平面形状，并在第一沟槽5的长度方向以预定间隔Xl配置。符号26为第二栅绝缘膜。
[0099]ρ层3中，不仅被第一沟槽5与第二沟槽25所夹的部分，在第一沟槽5的长度方向相邻的第二沟槽25间夹住的部分也成为浮置ρ区23。即，与在维持第二 ρ基区22的宽度的状态下与第一沟槽5平行的带状地设置第二沟槽的情况相比，能够使浮置ρ区23的面积增大。在第一沟槽5的长度方向相邻的第二沟槽25间的间隔xl，例如，可以是与相邻的第一沟槽5和第二沟槽25之间的间隔x2相同的程度。其理由是因为能够在整个浮置P区23大致均等地产生引出积累在浮置ρ区23的空穴的效果。
[0100]如以上说明，根据实施方式四，能够得到与实施方式一和实施方式二同样的效果。此外，根据实施方式四，能够在不减小第二 P基区的宽度的情况下，提高防止在导通动作时导通电压上升的效果。
[0101](实施方式五)
[0102]以下，对实施方式五的半导体装置的结构进行说明。图5是表示实施方式五的半导体装置的结构的剖面图。实施方式五的半导体装置与实施方式一的半导体装置的不同之处在于，在浮置P区13的内部，在埋入有第一栅电极7 (沟槽栅)的第一沟槽5附近与第一沟槽5分离地设置埋入有发射极电位的第三栅电极37的第三沟槽35。
[0103]具体来说，第三沟槽35在深度方向贯穿浮置ρ区13而到达n_漂移层2。第三沟槽35，例如设置为与第一沟槽5平行的带状。在第三沟槽35的内部，沿第三沟槽35的内壁设置第三栅绝缘膜36，并在第三栅绝缘膜36的内侧设置有例如由多晶硅构成的第三栅电极37。第三栅电极37在例如芯片外周附近(未图示)与发射电极9导电接触而成为发射极电位。
[0104]浮置ρ区13的被第一沟槽5和第三沟槽35所夹的部分(以下称为第一浮置P区33a)的宽度可以基于设计基准所规定的最小尺寸尽可能地减小。其理由如下。在不具备浮置P区的通常的沟槽栅型IGBT中，在沟槽栅的面对集电极的部分，即沟槽底面中的栅绝缘膜的电容成为反馈电容。在本发明的半导体装置中，由于设置浮置P区13，因此不仅在第一沟槽5的底面的第一栅绝缘膜6的电容成为反馈电容，而且在第一沟槽5的浮置ρ区13侧的侧壁中的第一栅绝缘膜6的电容也成为反馈电容，因此反馈电容变得比通常的沟槽栅型IGBT大。为了提高开关特