半导体结构及其制造方法
【技术领域】
[0001]本发明涉及集成电路器件，更具体地，涉及半导体结构及其制造方法。
【背景技术】
[0002]半导体工业已经经历了快速增长。各种电子部件(诸如晶体管、二极管、电阻器、电容器)的密度的改进允许更多部件集成到给定区域内。互连件的数量和长度也随着电子部件的密度的增大而增大，电路RC延迟和功耗也增大。然而，集成部件的容量本质上是二维(2D)的，其基本位于半导体晶圆的表面上。位于晶圆表面上的部件的密度具有物理限制。为了解决这种限制，可以引入具有堆叠管芯的三维集成电路(3D IC), 3D IC允许较高的速度和密度、较小的尺寸和多功能电子器件。
[0003]通过在垂直方向上集成多个管芯，硅通孔(TSV)可以用于诸如堆叠管芯中以连接具有不同功能的管芯，并且器件TSV是完全延伸穿过半导体晶圆衬底的通孔以允许与3D晶圆级封装兼容的芯片与芯片互连方案或晶圆与晶圆互连方案。TSV填充有导电材料，并且在导电材料的顶部和底部上形成连接焊盘。TSV也用于将信号从管芯的一个表面路由至相对表面，其提供与2D结构相比较短的互连距离。TSV比设计中的其他标准单元大得多，并且因此在更大程度上影响IC性能。因此，不断寻求TSV的改进。
【发明内容】
[0004]为了解决现有技术中存在的问题，本发明提供了一种半导体结构，包括:晶圆衬底，具有顶面和底面；以及导电柱，通过穿过所述晶圆衬底的所述顶面和所述底面的深沟槽绝缘体限定在所述晶圆衬底中。
[0005]在上述半导体结构中，其中，所述导电柱包括掺杂剂。
[0006]在上述半导体结构中，其中，所述半导体结构还包括电连接至所述导电柱的接触通孔。
[0007]在上述半导体结构中，其中，所述晶圆衬底是具有外延层的重惨杂晶圆衬底或者轻掺杂晶圆衬底。
[0008]在上述半导体结构中，其中，所述半导体结构还包括顶部层间介电层，位于所述晶圆衬底的所述顶面上方；顶部金属层，位于所述顶部层间介电层上方；以及多个顶部接触通孔，位于所述顶部层间介电层中并且与所述顶部金属层接触，其中，所述顶部金属层和所述顶部接触通孔电连接至所述导电柱。
[0009]在上述半导体结构中，其中，所述半导体结构还包括顶部层间介电层，位于所述晶圆衬底的所述顶面上方；顶部金属层，位于所述顶部层间介电层上方；以及多个顶部接触通孔，位于所述顶部层间介电层中并且与所述顶部金属层接触，其中，所述顶部金属层和所述顶部接触通孔电连接至所述导电柱，其中，所述半导体结构还包括:底部层间介电层，位于所述晶圆衬底的所述底面上方；底部金属层，位于所述底部层间介电层上方；以及多个底部接触通孔，位于所述底部层间介电层中并且与所述底部金属层接触，其中，所述底部金属层和所述底部接触通孔电连接至所述导电柱。
[0010]在上述半导体结构中，其中，所述半导体结构还包括多个半导体器件，位于所述晶圆衬底的所述顶面上。
[0011]在上述半导体结构中，其中，所述导电柱包括掺杂剂，其中，所述半导体结构还包括位于所述晶圆衬底中的所述深沟槽绝缘体周围的掺杂区，其中，所述掺杂区包括所述掺杂剂。
[0012]在上述半导体结构中，其中，穿过所述晶圆衬底的所述顶面和所述底面的所述深沟槽绝缘体具有圆环、三角环、矩形环或多边环的图案。
[0013]在上述半导体结构中，其中，所述深沟槽绝缘体包括:中间填充材料；以及绝缘层，围绕所述填充材料并且与所述晶圆衬底和所述导电柱接触。
[0014]根据本发明的另一方面，提供了一种制造半导体结构的方法，包括:从晶圆衬底的顶面形成深沟槽以在所述晶圆衬底中限定导电区；用掺杂剂掺杂所述导电区；用绝缘材料填充所述深沟槽以形成深沟槽绝缘体；以及从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱。
[0015]在上述方法中，其中，所述方法还包括:用选自由磷、砷、硼、铝、镓和它们的组合组成的组中的所述掺杂剂掺杂所述导电区。
[0016]在上述方法中，其中，在形成所述深沟槽绝缘体之后，还包括:在所述晶圆衬底的所述顶面上形成多个半导体器件。
[0017]在上述方法中，其中，所述方法还包括:在所述晶圆衬底的所述顶面上方沉积顶部层间介电层；以及在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电柱。
[0018]在上述方法中，其中，所述方法还包括:在所述晶圆衬底的所述顶面上方沉积顶部层间介电层；以及在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电柱，其中，所述方法还包括:在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
[0019]在上述方法中，其中，所述晶圆衬底是轻惨杂晶圆衬底或具有外延层的重惨杂晶圆衬底。
[0020]在上述方法中，其中，所述方法还包括:用选自由磷、砷、硼、铝、镓和它们的组合组成的组中的所述掺杂剂掺杂所述导电区，其中，用所述掺杂剂掺杂所述导电区包括扩散或呙子注入。
[0021]根据本发明的又一方面，提供了一种制造半导体结构的方法，包括:通过从晶圆衬底的顶面形成深沟槽，在所述晶圆衬底中限定导电区；通过用绝缘材料填充所述深沟槽而形成深沟槽绝缘体；用掺杂剂掺杂所述导电区；在所述晶圆衬底的所述顶面上形成多个半导体器件；在所述晶圆衬底的整个顶面上方沉积顶部层间介电层；在所述顶部层间介电层中形成多个顶部接触通孔，并且在所述顶部层间介电层上方形成顶部金属层，其中，所述顶部接触通孔和所述顶部金属层电连接至所述导电区；从所述晶圆衬底的底面减薄所述晶圆衬底以暴露所述深沟槽绝缘体并且隔离所述导电区，从而形成导电柱；在所述晶圆衬底的所述底面上方沉积底部层间介电层；以及在所述底部层间介电层中形成多个底部接触通孔，并且在所述底部层间介电层上方形成底部金属层，其中，所述底部接触通孔和所述底部金属层电连接至所述导电柱。
[0022]在上述方法中，其中，所述方法还包括:在所述顶部金属层上方沉积保护层。
[0023]在上述方法中，其中，用掺杂剂掺杂所述导电区使用POCl3扩散或离子注入。
【附图说明】
[0024]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是根据一些实施例的半导体结构的截面图；
[0026]图2A至图2F是根据一些实施例的在制造半导体结构的各个阶段的截面图；
[0027]图3A至图3H是根据一些实施例的在制造半导体结构的各个阶段的截面图；
[0028]图4A至图4E是根据一些实施例的在制造半导体结构的各个阶段的截面图；
[0029]图5A至图5H是根据一些实施例的在制造半导体结构的各个阶段的截面图；以及
[0030]图6是根据一些实施例的深沟槽的顶视图。
【具体实施方式】
[0031]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0032]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0033]如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应该理解为开放式的，即，意指包括但不限于。
[0034]除非上下文另有明确声明，本文中使用的单数形式“一”、“一个”和“这一”包括多个参考物。因此，例如，除非上下文另有明确声明，参照介电层包括具有两个或多个这种介电层的实施例。贯穿该说明书，参照“一个实施例”或“实施例”意指结合实施例描述的特定部件、结构或特征包括在本发明的至少一个实施例中。因此，贯穿该说明书，各个位置处的短语“在一个实施例中”或“在实施例中”的出现不必都参照相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构或特征。应该理解，以下部件未按比例绘制；相反，这些图旨在用于说明。
[0035]TSV用于3D IC技术中。在一些实施例中，在后段制程(BEOL)工艺中形成TSV，其在形成