中，将描述包括多个存储器单元的存储器装置的结构的示例及其驱动方 法。
[0106] 作为示例，图5图示NOR型存储器装置中的单元阵列的电路图，其中多个存储器单 元300安排成矩阵。对于包括在图5中的存储器装置中的每个存储器单元300的结构，可 以参照实施例1中的存储器单元100的结构的描述。
[0107] 具体地，存储器单元300包括起存储器元件作用的晶体管301、以及起开关元件作 用并且可以控制到该晶体管301的第二栅电极的电势供应的晶体管302。另外，存储器单元 300可包括用于保持晶体管301的第二栅电极的电势的电容器303。存储器单元300可进 一步视需要而包括例如二极管、电阻器或电感器等另一个电路元件。
[0108] 图5中的单元阵列包括各种布线，例如多个输入数据线Din、多个输出数据线 Dout、多个写入字线WL和多个读取字线RL等。电力供应电势或来自单元阵列的驱动器电 路的信号通过这些布线供应给存储器单元300中的每个。因此，这些布线的数量可以由存 储器单元300的数量和存储器单元300的安排确定。
[0109] 具体地，图5中的单元阵列包括提供在安排设置成矩阵的三行和三列中的存储器 单元，并且至少提供输入数据线Dinl至Din3、输出数据线Doutl至Dout3、写入字线WLl至 WL3和读取字线RLl至RL3。
[0110] 然后，给出连接到输入数据线DinU输出数据线DoutU写入字线WLl和读取字线 RLl的存储器单元300中的一个作为将描述的存储器单元300中的布线和电路元件的连接 结构的示例。晶体管302的栅电极连接到写入字线WL1。晶体管302的源电极和漏电极中 的一个连接到输入数据线Dinl，并且晶体管302的源电极和漏电极中的另一个连接到晶体 管301的第二栅电极。晶体管301的第一栅电极连接到读取字线RLl。晶体管301的源电 极和漏电极中的一个连接到输出数据线Doutl并且晶体管301的源电极和漏电极中的另一 个连接到供应有例如地电势等固定电势的电力供应线304。
[0111] 此外，电容器303的一对电极中的一个连接到晶体管301的第二栅电极，并且电容 器303的该对电极中的另一个连接到供应有例如地电势等固定电势的电力供应线304。
[0112] 作为示例，图6图示NAND型存储器装置中的单元阵列的电路图，其中多个存储器 单元300串联连接。对于包括在图6中的存储器装置中的每个存储器单元的结构，可以参 照实施例1中的存储器单元100的结构的描述。
[0113] 图6中的单元阵列包括三列单元阵列，每列中三个存储器单元串联连接。具体地， 单元阵列包括提供在三行和三列中的存储器单元，以及输入数据线Dinl至Din3、输出数据 线Doutl至Dout3、写入字线WLl至WL3、读取字线RLl至RL3、选择信号线SELl和SEL2以 及电力供应线304。电力供应电势或来自单元阵列的驱动器电路的信号通过这些布线供应 给存储器单元中的每个。因此，这些布线的数量可以由存储器单元300的数量确定。
[0114] 然后，将描述存储器单元300中的布线和电路元件的连接结构。例如，关注连接到 到输入数据线DinU输出数据线DoutU写入字线WLl和读取字线RLl的存储器单元300。 晶体管302的栅电极连接到写入字线WL1。晶体管302的源电极和漏电极中的一个连接到 输入数据线Dinl，并且晶体管302的源电极和漏电极中的另一个连接到晶体管301的第二 栅电极。晶体管301的第一栅电极连接到读取字线RL1。另外，晶体管301在输出数据线 Doutl和供应有例如地电势等固定电势的电力供应线304之间的彼此邻近的存储器单元中 串联连接。
[0115] 此外，电容器303的一对电极中的一个连接到晶体管301的第二栅电极，并且电容 器303的电极中的另一个连接到供应有例如地电势等固定电势的电力供应线304。
[0116] 然后，将给出图6中的单元阵列作为示例参照图21描述根据本发明的一个实施例 的存储器装置的操作。图21是图示输入到布线的信号的电势随时间的变化的时序图。图 21图示晶体管301和晶体管302是η沟道晶体管并且使用二进制数据的情况。
[0117] 首先，将描述数据写入中存储器装置的操作。在数据写入中，当具有脉冲的信号输 入到写入字线WLl时，该脉冲的电势（具体地，高电平电势）供应给晶体管302的栅电极。 栅电极连接到写入字线WLl的每个晶体管302处于导通状态。并且，当低电平电势输入到 读取字线RLl时，低电平电势供应给晶体管301的第一栅电极。第一栅电极连接到读取字 线RLl的每个晶体管301处于截止状态。
[0118] 然后，具有数据的信号相继输入到输入数据线Dinl至Din3。图21图示具有高电 平电势的信号输入到输入数据线Dinl和输入数据线Din3,并且具有低电平电势的信号输 入到输入数据线Din2的情况。不用说，输入到输入数据线Dinl至Din3的信号的电势的电 平根据数据改变。
[0119] 输入到输入数据线Dinl至Din3的电势通过处于导通状态的晶体管302供应给晶 体管301的第二栅电极。晶体管301的阈值电压的偏移量根据第二栅电极的电势确定。具体 地，因为具有高电平电势的信号输入到输入数据线Dinl和输入数据线Din3,晶体管301的 第二栅电极的电势在连接到输入数据线Dinl的存储器单元300和连接到输入数据线Din3 的存储器单元300中的每个处于高电平。即，在这样的存储器单元300中，起存储器元件作 用的晶体管301在图2B中的线130的基础上操作。另一方面，因为具有低电平电势的信号 输入到输入数据线Din2,所以晶体管301的第二栅电极的电势在连接到输入数据线Din2的 存储器单元300中的每个中处于低电平。即，在这样的存储器单元300中，起存储器元件作 用的晶体管301在图2B中的线131的基础上操作。
[0120] 当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的 每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3,并 且上文的操作在包括写入字线WL2的存储器单元和包括写入字线WL3的每个存储器单元中 相似地重复。
[0121] 然后，将描述数据存储中存储器装置的操作。在数据存储中，写入字线WLl至WL3 中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。因为晶体管302 的截止状态电流如上文描述的是极低的，所以保持在数据写入中设置的第二栅电极的电势 的电平。低电平电势供应给读取字线RLl至RL3中的全部。
[0122] 在图21的时序图中，提供保持期以描述数据存储的操作。然而，保持期不必对存 储器的实际操作提供。
[0123] 然后，将描述数据读取中存储器装置的操作。在数据读取中，如在数据存储中那 样，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电 平电势。
[0124] 在NAND型存储器装置中，邻近存储器单元在输出数据线和供应有例如地电势等 固定电势的电力供应线之间彼此串联连接。在要读取存储器单元中的数据的情况下，存储 的二进制数据可以通过该存储器单元连接到的输出数据线通过连接到与该存储器单元相 同的输出数据线的存储器单元的控制而是否处于导电状态而辨别，其中电力供应线供应有 例如地电势等固定电势。
[0125] 具体地，关注连接到到输入数据线DinU输出数据线DoutU写入字线WLl和读取 字线RLl的存储器单元300,并且考虑读取存储在存储器单元300中的高电平数据的情况。 为了选择存储器单元300连接到的输出数据线Doutl，使SELl和SEL2具有高电平电势使 得使连接到SELl的晶体管320和连接到SEL2的晶体管321处于导通状态。然后，连接到 存储器单元300中的晶体管301的第一栅电极的读取字线RLl具有低电平电势。此外，读 取字线RL2和RL3供应有高电平电势使得可打开连接到读取字线RL2和RL3的每个晶体管 301。高电平数据写入存储器单元300的晶体管301的第二栅电极。即，阈值电压根据在图 2B中图示的起存储器元件作用的晶体管301的操作而偏移到负侧并且变成Vth 1。因此，晶 体管301处于导通状态。因此，连接到输出数据线Doutl的每个晶体管处于导通状态，并且 使输出数据线Doutl和供应有地电势的电力供应线进入导电，使得使输出数据线Doutl具 有与地电势大致上相同的电势。
[0126] 随后，关注连接到输入数据线Din2、输出数据线Dout2、写入字线WLl和读取字线 RLl的存储器单元300,并且考虑读取存储在存储器单元300中的低电平数据的情况。为了 选择输出数据线Dout2,使SELl和SEL2具有低电平电势使得连接到SELl的晶体管320和 连接到SEL2的晶体管321打开。然后，连接到存储器单元300中的晶体管301的第一栅电 极的读取字线RLl具有低电平电势。此外，读取字线RL2和RL3供应有高电平电势使得可 打开连接到读取字线RL2和RL3的每个晶体管301。低电平数据写入存储器单元300的晶 体管301的第二栅电极。即，阈值电压没有根据在图2B中图示的起存储器元件作用的晶体 管301的操作而偏移并且变成Vth。。因此，晶体管301处于截止状态。因此，输出数据线 Dout2和供应有地电势的电力供应线不导电，并且使输出数据线Dout2具有高阻抗。
[0127] 注意输出数据线Dout中的每个连接到读取电路，并且读取电路的输出信号是存 储器的实际输出。
[0128] 注意在实施例2中，当在数据读取中选择输出数据线时，图示使用两个选择信号 线SELl和SEL2和栅电极连接到这些信号线的晶体管的情况。因为只要当在数据读取中选 择输出数据线时可以选择该输出数据线和连接到其的读取电路处于导电还是不导电就是 可接受的。可提供至少一个选择信号线和连接到选择信号线的晶体管。
[0129] 尽管在实施例2中，描述了数据的写入、存储和读取在多个存储器单元中相继进 行的驱动方法，但是本发明不限于该结构。仅具有规定地址的存储器单元可受上文的操作。
[0130] 另外，在图6的单元阵列中，四个布线（输入数据线Din、输出数据线Dout、写入字 线WL和读取字线RL)连接到每个存储器单元。然而，在本发明的存储器装置中，连接到每 个存储器单元的布线的数量不限于四个。布线的数量和连接结构可视情况确定使得存储器 单元300可以供应有：控制晶体管301的导通/截止的信号、用于控制晶体管302的开关的 信号和用于供应电势给晶体管301的第二栅电极的信号，并且具有晶体管301的漏极电流 量或源电极和漏电极之间的电阻作为数据的电势可以传送给驱动器电路。
[0131] 注意在图21中的时序图中，输出数据线Doutl、Dout2和Dout3中的阴影部分指示 没有确定数据的状态。此外，尽管每个信号垂直上升和下降，但是本领域内技术人员容易理 解实际信号的波形由于信号线的负载、噪声等的影响而变钝。
[0132] 然后，将给出图5中的单元阵列作为示例参照图7描述根据本发明的一个实施例 的存储器装置的操作。图7是图示输入到布线的信号的电势随时间的变化的时序图。图7 图示晶体管301和晶体管302是η沟道晶体管并且使用二进制数据的情况。
[0133] 首先，将描述数据写入中存储器装置的操作。在数据写入中，当具有脉冲的信号输 入到写入字线WLl时，该脉冲的电势（具体地，高电平电势）供应给晶体管302的栅电极。 栅电极连接到写入字线WLl的每个晶体管302处于导通状态。另一方面，具有低于图示起 存储器元件作用的晶体管的操作的图2Β中的Vthj^电势的信号输入到读取字线RLl ;从 而，第一栅电极连接到读取字线RLl的每个晶体管301保持截止。
[0134] 然后，具有数据的信号相继输入到输入数据线Dinl至Din3。尽管图7图示具有 高电平电势的信号输入到输入数据线Dinl至Din3中的每个。不用说，输入到输入数据线 Dinl至Din3的信号的电势的电平根据数据内容改变。此外，在使用二进制数据的情况下， 只要输入到输入数据线Dinl至Din3的信号的电势对应于两种电力供应电压（例如，Vdd和 Vss)就是可接受的。在使用具有三个或更多值的多值数据的情况下，电势的电平的种类可 基于在数据中使用的基数确定。
[0135] 输入到输入数据线Dinl至Din3的电势通过处于导通状态的晶体管302供应给晶 体管301的第二栅电极。晶体管301的阈值电压中的偏移量根据第二栅电极的电势确定。
[0136] 当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的 每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3,并 且上文的操作在具有写入字线WL2的存储器单元和具有写入字线WL3的每个存储器单元中 相似地重复。
[0137] 然后，将描述数据存储中存储器装置的操作。在数据存储中，写入字线WLl至WL3 中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。因为晶体管302 的截止状态电流如上文描述的是极低的，所以保持在数据写入中设置的第二栅电极的电势 的电平。此外，读取字线RLl至RL3中的全部供应有具有使晶体管301关闭的电平的电势， 具体地低于图示起存储器元件作用的晶体管的操作的图2B中的Vthj^电势。
[0138] 在图7的时序图中，提供保持期以便描述数据存储的操作。然而，保持期不必须对 存储器的实际操作提供。
[0139] 然后，将描述数据读取中存储器装置的操作。在数据读取中，如在数据存储中那 样，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电 平电势。
[0140] 另一方面，在数据读取中，具有脉冲的信号相继输入到读取字线RLl至RL3。具体 地，首先，当具有脉冲的信号输入到读取字线RLl时，该脉冲的电势（具体地，高于图示起存 储器元件作用的晶体管的操作的图2B中的￥也 1并且低于Vth。的电势或高于Vth。的电势） 施加于晶体管301的第一栅电极。当晶体管301的第一栅电极供应有高于图示起存储器元 件作用的晶体管的操作的图2B中的￥也 1并且低于Vth。的电势或高于Vth。的电势时，漏极 电流或晶体管301的源电极和漏电极之间的电阻根据在数据读取前最后一次数据写入中 设置的阈值电压来确定。
[0141] 具有晶体管301的漏极电流量或晶体管301的源电极和漏电极之间的电阻作为数 据的电势，即连接到输出数据线Doutl至Dout3的晶体管301的源电极和漏电极中的一个 的电势通过输出数据线Doutl至Dout3供应给驱动器电路。
[0142] 注意供应给输出数据线Doutl至Dout3的电势的电平根据写入存储器单元的数据 确定。因此，在理想观点中，当具有相同值的数据存储在多个存储器中时具有相同电平的电 势应该供应给连接到存储器单元的输出数据线中的全部。然而，实际上，存在晶体管301或 晶体管302的特性在存储器单元之中变化的情况；从而，即使要读取的数据中的全部具有 相同值，供应给输出数据线的电势也变化，使得电势的值有时可以宽阔地分布。因此，其中 即使当在供应给输出数据线Doutl至Dout3的电势中发生微小变化时可以生成包括从上文 的电势读取的数据并且具有根据期望规范处理的振幅和波形的信号的读取电路在存储器 装置中作为驱动器电路提供。
[0143] 图9图示读取电路的电路图的示例。图9中的该读取电路包括晶体管310_1至 310_3(其起用于控制输出数据线Doutl至Dout3的电势输入到读取电路的开关元件的作 用）以及起电阻器作用的晶体管311_1至311_3。另外，图9中的读取电路包括运算放大器 312_1 至 312_3〇
[0144] 具体地，晶体管311_1至311_3的栅电极分别连接到晶体管311_1至311_3的漏 电极。另外，高电平电力供应电势Vdd供应给这些栅电极和漏电极。此外，晶体管311_1至 311_3的源电极分别连接到运算放大器312_1至312_3的同相输入端子（+)。因此，晶体管 311_1至311_3起连接在供应有电力供应电势Vdd的节点和运算放大器312_1至312_3的 同相输入端子（+)之间的电阻器的作用。注意尽管在图9中，栅电极连接到漏电极的晶体 管用作电阻器，但是本发明不限于此。备选地，可以使用起电阻器作用的元件。
[0145] 此外，起开关元件作用的晶体管310_1至310_3的栅电极分别连接到位线BLl至 BL3。然后，输出数据线Doutl至Dout3和晶体管311_1至311_3的源电极之间的连接根据 位线BLl至BL3的电势来控制。
[0146] 例如，当晶体管310_1打开时，存储器单元300中的晶体管301和读取电路中的 晶体管311_1串联连接。然后，该连接的节点处的电势Vdata供应给运算放大器312_1至 312_3的同相输入端子（+)。电势Vdata的电平根据晶体管301的源电极和漏电极之间的 电阻与晶体管311_1的源电极和漏电极之间的电阻之比来确定；从而，电势Vdata的电平反 映读取数据的值。
[0147] 相反，运算放大器312_1至312_3的反相输入端子（_)供应有参考电势Vref。输 出端子的电势Vout的电平可以根据电势Vdata的电平关于参考电势Vref而变化。从而， 可以获得间接包括数据的信号。
[0148] 注意即使具有相同值的数据存储在存储器单元中，也由于存储器单元的特性中的 变化而发生读取电势Vdata的电平中的波动，使得电势的值有时可以宽阔地分布。参考电 势Vref的电平考虑节点的电势Vdata中的波动来确定以准确地读取数据的值。
[0149] 另外，尽管在图9中，对每个输出数据线使用用于读取数据的一个运算放大器，但 是运算放大器的数量不限于此。当使用η值数据（η是2或更大的自然数）时，对每个输出 数据线使用的运算放大器的数量是（η-1)。
[0150] 然后，将描述数据擦除中存储器装置的操作。在数据擦除中，如在数据写入中那 样，当具有脉冲的信号输入到写入字线WLl时，该脉冲的电势（具体地，高电平电势）供应 给晶体管302的栅电极。栅电极连接到写入字线WLl的每个晶体管302处于导通状态。另 一方面，具有低于图示起存储器元件作用的晶体管的操作的图2B中的Vth1的电势的信号 输入到读取字线RLl ;从而，第一栅电极连接到读取字线RLl的每个晶体管301保持截止。 [0151 ] 例如地电势等固定电势供应给输入数据线Dinl至Din3。图7图示具有低电平电势 的信号输入到输入数据线Dinl至Din3中的全部的情况。输入到输入数据线Dinl至Din3 的处于低电平的低电平固定电势通过处于导通状态的晶体管302供应给晶体管301的第二 栅电极。晶体管301的阈值电压的电平根据第二栅电极的电势而复位。
[0152] 当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的 每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3,并 且上文的操作在具有写入字线WL2的存储器单元和具有写入字线WL3的每个存储器单元中 相似地重复。
[0153] 在图7的时序图中，提供擦除期来描述擦除操作。然而，在存储器的实际操作中， 该擦除期不是必需的。在该情况下，可写入另一个数据以便对已写入的数据进行重写。根 据本发明的一个实施例的存储器装置具有其中不必须提供擦除期的优势。
[0154] 尽管在实施例2中，描述了其中数据的写入、存储、读取和擦除在多个存储器单元 中相继进行的驱动方法，但是本发明不限于该结构。仅具有规定地址的存储器单元可受上 文的操作。
[0155] 另外，在图5的单元阵列中，四个布线（输入数据线Din、输出数据线Dout、写入字 线WL和读取字线RL)连接到每个存储器单元。然而，在本发明的存储器装置中，连接到每 个存储器单元的布线的数量不限于四个。布线的数量和连接结构可视情况确定使得存储器 单元300可以供应有：控制晶体管301的导通/截止的信号、用于控制晶体管302的开关的 信号和用于供应电势给晶体管301的第二栅电极的信号，并且具有晶体管301的漏极电流 量或源电极和漏电极之间的电阻作为数据的电势可以传送给驱动器电路。
[0156] 然后，给出使用图5中的单元阵列的存储器装置作为示例，并且描述根据本发明 的一个实施例的存储器装置中的驱动器电路的结构。
[0157] 图8图示根据本发明的一个实施例的存储器装置的结构的框图作为示例。注意在 图8的该框图中，存储器装置中的电路根据它们的功能分类并且图示分开的框。然而，难以 完全根据它们的功能将实际电路分类，并且一个电路具有多个功能是可能的。
[0158] 图8中的存储器装置包括多个存储器单元安排成矩阵的单元阵列500,以及用于 控制该单元阵列500的驱动的驱动器电路501。该驱动器电路501包括生成具有从该单元 阵列500读取的数据的信号的读取电路302、选择包括在该单