具有气隙结构的半导体器件及其制造方法
【技术领域】
[0001] 本发明总体涉及半导体领域，更具体地，涉及具有气隙结构的半导体器件。
【背景技术】
[0002] 半导体集成电路（IC)行业发展迅速。在IC的发展过程中，通常增大功能密度 (即，在每个芯片面积内互连器件的数量），但缩小了几何尺寸（即，通过制造工艺可以得到 的最小部件（或线））。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关 成本。这种按比例缩小工艺也增强了 IC的加工和制造的复杂度，并且为了实现这些进步， 需要在IC制造方面也要有相似的发展。
[0003] 仅作为一个实例，用于承载在构成电路的元件之间的电信号的互连件、导电迹线 通常被嵌入在绝缘材料中。传统上，该绝缘材料一直是二氧化硅。然而，二氧化硅的相对电 容率（或介电常数）（绝缘特性的测量值）相对较高。已建议使用具有低于氧化硅的介电 常数的某些低k材料来代替二氧化硅以及提供可以减少干扰、噪声以及互连件之间的寄生 耦合电容的具有较低相对电容率的介电材料。实际上，由于空气具有低介电常数，所以提供 具有低相对电容率的绝缘特性的一种方式是形成气隙。然而，虽然在一些实施例中存在的 用于产生气隙结构的制造工艺和气隙结构本身通常足够，但是它们不能证明完全满足所有 方面的要求。
【发明内容】
[0004] 根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上的介 电层中形成导电部件；在衬底上形成第一硬掩模层和下面的第二硬掩模层，其中，第二硬掩 模层在等离子体蚀刻工艺中的蚀刻速率大大低于第一硬掩模层在实施等离子体蚀刻工艺 中的蚀刻速率；实施等离子体蚀刻工艺，以在介电层中形成沟槽，其中，沟槽邻近导电部件； 以及在沟槽上方形成盖顶，以形成邻近导电部件的气隙结构。
[0005] 优选地，形成导电部件包括：形成具有多层互连结构的部件。
[0006] 优选地，形成导电部件包括：形成向半导体器件提供导电布线的导线。
[0007] 优选地，实施等离子体蚀刻工艺包括：形成沟槽的同时去除第一硬掩模层。
[0008] 优选地，形成盖顶包括：在第二硬掩模层和盖顶之间形成界面。
[0009] 优选地，形成第二硬掩模层包括：沉积MxOyNz的组合物，其中，M是金属，0是氧，而 N是氮，并且x>0,同时y和z彡0。
[0010] 优选地，形成第一硬掩模层包括：沉积SiCN、SiN、SiO2以及SiON中的至少一个。
[0011] 优选地，M选自由Al、Mn、Co、Ti、Ta、W、Ni、Sn和Mg组成的组中。
[0012] 优选地，该方法还包括：在实施等离子体蚀刻工艺之前，在第一硬掩模层上形成图 案化的光刻胶部件，其中，图案化的光刻胶部件限定衬底的开口区域；蚀刻设置在开口区域 上的第一硬掩模层；剥离图案化的光刻胶部件；以及在剥离图案化的光刻胶部件之后，去 除开口区域上的第二硬掩模层。
[0013] 优选地，去除开口区域上的第二硬掩模层包括：实施湿蚀刻工艺。
[0014] 根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形 成导电部件；在衬底上形成覆盖半导体部件的第一硬掩模层和下面的第二硬掩模层；对第 一硬掩模层实施第一蚀刻工艺，以在第一硬掩模层中形成开口，其中，开口覆盖导电部件； 在第一蚀刻工艺之后实施第二蚀刻工艺，以去除在第一硬掩模层的开口下面的第二硬掩模 层，其中，第二蚀刻工艺是湿蚀刻；以及在第二蚀刻工艺之后实施第三蚀刻工艺，其中，第三 蚀刻工艺将蚀刻后的第二硬掩模层作为掩蔽元件以在衬底中蚀刻沟槽，其中，导电部件介 于沟槽之间。
[0015] 优选地，该方法还包括：在沟槽上方形成盖顶，以限定气隙。
[0016] 优选地，该方法还包括：在形成沟槽之后，在导电部件上形成盖顶，其中，形成盖顶 包括在导电部件上选择性地沉积钴。
[0017] 根据本发明的又一方面，提供了一种半导体器件，包括：导电部件，设置在衬底上； 盖顶结构，设置在导电部件的顶部以及导电部件的至少一个侧壁上；以及气隙结构，邻近导 电部件的至少一个侧壁。
[0018] 优选地，盖顶结构包括钴。
[0019] 优选地，盖顶结构包括盖顶结构内的氧化区域。
[0020] 优选地，导电部件是为设置在衬底上的半导体器件提供电通路的互连部件。
[0021] 优选地，导电部件的至少一个侧壁的一部分与衬底的介电部分交界。
[0022] 优选地，盖顶结构基本设置在导电部件的整个至少一个侧壁上。
[0023] 优选地，该器件还包括：介电阻挡层，设置在盖顶结构以及气隙结构的底壁上。
【附图说明】
[0024] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该注意的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚 地讨论,各种部件的尺寸可以被任意增加或减少。
[0025] 图1是根据一些实施例的示出制造半导体器件的方法的一个实施例的流程图。
[0026] 图2至图11是根据图1的方法的一个或多个步骤并且根据一些实施例处理的半 导体衬底的截面图。
[0027] 图12是根据一些实施例制造的半导体器件的另一个实施例。
[0028] 图13是根据一些实施例制造的半导体器件的再一个实施例。
[0029] 图14是根据本发明的一个或多个方面的具有气隙的半导体器件的顶视图。
[0030] 图15是根据一些实施例制造的半导体器件的另一个实施例。
[0031] 图16是根据一些实施例制造的半导体器件的另一个实施例。
【具体实施方式】
[0032] 以下公开提供了用于实现所提供主题的不同特征的多个不同实施例或实例。以下 将描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不旨在限制本发 明。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直 接接触的实施例，并且还可以包括其他部件可以形成在第一部件和第二部件之间使得第一 部件和第二部件不直接接触的实施例。另外，本发明可以在多种实例中重复参照符号和/ 或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述的多个实施例和/或配 置之间的关系。
[0033] 此外，在本文可使用诸如"在…之下"、"在…下面"、"下面的"、"在…上面"、以及 "上面的"等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部 件的关系。除了图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不 同方位。装置可以以其他方式定位（旋转90度或在其他方位），并且通过本文使用的空间 关系描述符进行相应地解释。
[0034] 图1示出了形成半导体器件（诸如，具有存在气隙的互连结构的集成电路）的方 法100。图2至图11示出了在各个制造阶段的过程中以及根据本发明的各个方面和图1 的方法构造的半导体（或IC)器件200的截面图。以下共同描述方法100和器件200。然 而，在方法100之前、之后或期间可以提供附加步骤，并且本文描述的一些步骤可以由其他 步骤代替或被去除。类似地，在器件200中还可以存在附加的部件，和/或在附加的实施例 中，可以替换或去除所存在的部件。
[0035] 参照图1，方法100开始于框102,其中，提供衬底（例如，晶圆）。参照图2的实 例，提供衬底202。衬底202可以包括硅。可选地或另外地，衬底202可以包括诸如锗的其 他元素半导体材料。衬底202可以是诸如碳化硅、砷化镓、砷化铟、磷化铟的化合物半导体 和/或其他合适材料。而且，衬底202可以包括诸如硅锗、碳化硅锗、磷化镓砷、磷化镓铟的 合金半导体和/或其他合适合金材料。在一个实施例中，衬底202包括外延层（例如，覆盖 块状衬底）。
[0036] 方框102所提供并且通过示例性衬底202所示的衬底还包括半导体器件的多种 部件。例如，衬底202可以包括通过诸如离子注入和/或扩散的工艺实现的p型掺杂区和 /或η型掺杂区。这些掺杂区包括η阱、p阱、轻掺杂区（LDD)、重掺杂源极和漏极（S/D)， 以及被配置成形成多种集成电路（IC)器件（诸如，互补金属氧化物半导体场效应晶体管 (MOSFET)、图像传感器、发光二极管（LED))和/或其他半导体器件的多种沟槽掺杂分布。 衬底202还可以包括诸如在衬底上和/或中形成的电阻器或电容器的其他功能部件。衬底 202还可以包括提供用以分离多种器件的隔离部件（诸如，浅沟槽隔离（STI)部件）。在衬 底202上形成的多种半导体器件还可以包括诸如覆盖沟槽区的栅极结构的其他部件。
[0037] 然后，方法100进行至方框104,其中，在衬底上形成导电部件。在一个实施例中， 导